一種系統(tǒng)芯片的功能測(cè)試方法

　　1 引言 

　　一個(gè)正確的電路設(shè)計(jì)拿到工廠去制造，并不可能百分之百的正確地制造出來(lái)?？倳?huì)受到種種不確定性的影響，比如制造機(jī)器的偏差、環(huán)境干擾、硅片的質(zhì)量不一致甚至是一些人為的失誤等等方面的影響，生產(chǎn)出的產(chǎn)品并不全都是完好的。如果芯片存在有故障，這樣的芯片是絕對(duì)不允許流入市場(chǎng)中的。那么如何檢驗(yàn)出有制造缺陷的芯片，這就屬于測(cè)試的范疇。在深亞微米階段，線寬非常精細(xì)，工序數(shù)量又多，更加容易受到干擾的影響，制造故障變得尤其明顯。所以必須加大測(cè)試的力度，盡可能地減少次品流人市場(chǎng)的幾率。

　　下面將通過(guò)設(shè)計(jì)一個(gè)系統(tǒng)芯片——“成電之芯”的功能測(cè)試平臺(tái)來(lái)具體介紹實(shí)現(xiàn)系統(tǒng)芯片功能測(cè)試的方法。

　　2 評(píng)估測(cè)試需求

　　在進(jìn)行功能測(cè)試和選用必要的工具之前，應(yīng)該審定系統(tǒng)芯片測(cè)試的基本要求，并明確解決如下4個(gè)問(wèn)題閉：1)哪些是必須的基本測(cè)試能力；2)怎樣觀察對(duì)測(cè)試序列的響應(yīng)；3)測(cè)試平臺(tái)需要多高的靈活性；4)需要多少經(jīng)費(fèi)和時(shí)間。

　　對(duì)基本測(cè)試平臺(tái)能力[3]的評(píng)估應(yīng)該包括：1)所需的激勵(lì)時(shí)鐘速度；2)所需的激勵(lì)通道數(shù)；3)輸入的電壓標(biāo)準(zhǔn)；4)測(cè)試序列的長(zhǎng)度。

　　“成電之芯”是一款0.18μm工藝、內(nèi)嵌DSP核的730萬(wàn)門SoC，面積31mm×31mm，PBGA609封裝，它的硬件部分主要實(shí)現(xiàn)脈沖壓縮、動(dòng)目標(biāo)顯示(MTI)、動(dòng)目標(biāo)檢測(cè)(MTD)、求模取對(duì)數(shù)等算法，其中脈沖壓縮比最大可做到1024，MTD濾波通道數(shù)最大為256，每個(gè)通道的濾波器階數(shù)最大為256，每個(gè)相參處理間隔的數(shù)據(jù)量最大為2M深度，MTI濾波最多可做16脈沖對(duì)消，根據(jù)雷達(dá)整機(jī)系統(tǒng)需求，上述參數(shù)可靈活調(diào)節(jié)，通過(guò)DSP核，可用軟件實(shí)現(xiàn)其它各類數(shù)字信號(hào)處理算法(如CFAR等)。芯片的內(nèi)部處理速度最快160MHz，外部I／O速率范圍為1～80MHz。芯片I／O電平為L(zhǎng)VTTI電平。該芯片的數(shù)據(jù)流框圖如圖1所示。

　　圖1中，實(shí)線區(qū)域?yàn)樾酒瑑?nèi)部各模塊，虛線部分為片外存儲(chǔ)器。從圖中可以看出，雷達(dá)信號(hào)處理專用芯片的數(shù)據(jù)傳輸主要由DPC數(shù)據(jù)總線和ED數(shù)據(jù)總線完成。

　　通過(guò)上述對(duì)“成電之芯”的簡(jiǎn)單介紹，該芯片的系統(tǒng)功能和測(cè)試平臺(tái)的能力需求已經(jīng)一目了然。

　　3 功能測(cè)試平臺(tái)的建立

　　3.1 功能測(cè)試平臺(tái)建立方法

　　測(cè)試平臺(tái)是為了向被測(cè)芯片施加輸入激勵(lì)而建立起來(lái)的。如圖2所示，測(cè)試平臺(tái)向被測(cè)芯片輸入激勵(lì)，對(duì)輸出采樣，并將結(jié)果與期望值比較，得出比較分析結(jié)果。

　　建立測(cè)試平臺(tái)的過(guò)程是建立在對(duì)被測(cè)芯片功能屬性透徹理解的基礎(chǔ)上的。目前，常用的測(cè)試平臺(tái)建立方法有：采用可編程器件建立測(cè)試平臺(tái)、基于波形建立測(cè)試平臺(tái)、基于可編程測(cè)試儀建立測(cè)試平臺(tái)和基于事物建立平臺(tái)。