定寬截斷式并行乘法器的實現(xiàn)研究

　　1、乘法器的介紹 

　　乘法器是多媒體芯片和DSP芯片中的核心部件之一，它決定著芯片的性能表現(xiàn)和面積大小。為了提高處理速度，并行乘法器通常需要增加面積和架構上的復雜度來實現(xiàn)。過去，有很多的學者提出不同的乘法器架構來減小芯片的面積和提高乘法運算的速度。本文所提出的定寬截斷式并行乘法器架構，可大大減小乘法器的面積，對乘法器的整體性能卻無太大影響。這種乘法器主要應用于多媒體和DSP芯片的定寬乘法操作中。

　　2、截斷乘法器的設計實現(xiàn)

　　定寬乘法器可以直接由傳統(tǒng)的并行乘法器截去一半的半加器運算單元得到，但在運算結果中會產生巨大的誤差，這在多媒體和DSP芯片定寬乘法操作的數(shù)據(jù)處理作中是不愿看到的。Kidambi et al．給出一種簡單的減小誤差的方法，它把保留下來的運算單元給定一個恒定的誤差補償。然而，這樣產生的結果誤差仍然會很大。在設計中，通過有效的進位產生電路對剩下的運算單元進位補償和修正是減小誤差的關鍵所在。本文所提出的定寬截斷式并行乘法器產生的誤差率較小，且適合于進行補碼運算。另外，與標準的乘法器相比，幾乎省去了一半的面積，具有更小的延遲時間，提高了運算速度。實驗表明，這種截斷式定寬乘法器與其他的定寬乘法器的運算結果相比，誤差更小，且在面積的控制上也十分有效。

　　考慮乘法操作的兩個N位的輸入X和Y，經(jīng)過一個標準的補碼乘法器相乘后產生一位2N的輸出為P。

　　圖1為6×6標準補碼并行乘法器的架構。

　　定寬截斷式乘法器的設計目標就是盡量減小與標準乘法器的輸出誤差，而關鍵的部分就在于截斷處進位產生電路的設計。把產生乘法器進位的電路部分表示為Cg，根據(jù)公式(1)和圖1所示的LP電路中，把以Pn-1行上所有的進位產生電路表示為αn-1，得到：

 　　3、各種不同乘法器的誤差率和面積比較

　　我們把標準的乘法器表示為MS，本文所提出的進位補償?shù)慕財喑朔ㄆ鞣QMF，Kidambi et al．所提出的乘法器表示為M1，完全截斷沒有進行補償?shù)某朔ㄆ鞣Q為Mp，M2是由MP和其Pn-1位的行進位組成，但其進位全都輸入為0。那么最大的絕對誤差εM=|MP-FP|。平均誤差:，為所有各個輸出值的累加值。相對誤差：εR=|MP-FP|／MP，PεR表示所有的輸入相對誤差εR的百分比大于0.01者，

　　其他定寬截斷的乘法器的PεR值和MF的PεR值的差定義為R，如果的值越小，則乘法器的精度越高。各種乘法器相比較的εM，ε，Pn-1的比較結果都列在表1中。結果表明MF的計算精度比其他的各種截斷乘法器精度更高。

 　　下面我們對各個乘法器面積進行比較，定義AN表示與非門和或非門的面積，AA表示與門和或門的面積，AH表示半加器的面積，AF表示全加器的面積。假定認為乘法器都由這些基本的部件所組成，且應用0.18μm工藝的標準單元庫進行綜合，得到如下結果：AH≌0.45AF，AA≌0.08AF和AN≌0.06AF。所得到的標準乘法器的面積和各個截斷乘法器的面積之比，如表2所示。我們所提出的這種定寬截斷乘法器的面積只有標準乘法器面積的將近一半，且比M2乘法器的面積還要小。

　　4、結語

　　以上論述了定寬截斷式并行乘法器的實現(xiàn)研究，通過對截斷部分的進位電路進行補償可以有效的減小乘法器的輸出誤差，提高運算速度，在VLSI的實現(xiàn)中可以大大減小其面積。各種實驗結論表明：使用這種乘法器在多媒體和DSP信號處理中可以大大減小芯片的面積，但對其性能無太大影響。