CMOS集成電路中ESD保護(hù)技術(shù)研究

　　靜電在芯片的制造、封裝、測試和使用過程中無處不在，積累的靜電荷以幾安培或幾十安培的電流在納秒到微秒的時(shí)間里釋放，瞬間功率高達(dá)幾百千瓦，放電能量可達(dá)毫焦耳，對芯片的摧毀強(qiáng)度極大。所以芯片設(shè)計(jì)中靜電保護(hù)模塊的設(shè)計(jì)直接關(guān)系到芯片的功能穩(wěn)定性，極為重要。隨著工藝的發(fā)展，器件特征尺寸逐漸變小，柵氧也成比例縮小。二氧化硅的介電強(qiáng)度近似為8×106V／cm，因此厚度為10 nm的柵氧擊穿電壓約為8 V左右，盡管該擊穿電壓比3.3 V的電源電壓要高一倍多，但是各種因素造成的靜電，一般其峰值電壓遠(yuǎn)超過8 V；而且隨著多晶硅金屬化(Polyside)、擴(kuò)散區(qū)金屬化(Silicide)、多晶硅與擴(kuò)散區(qū)均金屬化(Salicid)等新工藝的使用，器件的寄生電阻減小，ESD保護(hù)能力大大減弱。為適應(yīng)VLSI集成密度和工作速度的不斷提高，新穎的集成電路NSD保護(hù)電路構(gòu)思不斷出現(xiàn)。本文將對ESD失效模式和失效機(jī)理進(jìn)行了介紹，著重從工藝、器件和電路3個(gè)層次論述ESD保護(hù)模塊的設(shè)計(jì)思路。

1 ESD的失效模式

　　因ESD產(chǎn)生的原因及其對集成電路放電的方式不同，表征ESD現(xiàn)象通常有4種模型：人體模型HBM(Hu-man-body Model)、機(jī)器模型MM(Machine Model)和帶電器件模型CDM(charged-Device Model)和電場感應(yīng)模型FIM(Field-Induced Model)。HBM放電過程會在幾百納秒內(nèi)產(chǎn)生數(shù)安培的瞬間放電電流；MM放電的過程更短，在幾納秒到幾十納秒之內(nèi)會有數(shù)安培的瞬間放電電流產(chǎn)生。CDM放電過程更短，對芯片的危害最嚴(yán)重，在幾納秒的時(shí)問內(nèi)電流達(dá)到十幾安培。

　　ESD引起的失效原因主要有2種：熱失效和電失效。局部電流集中而產(chǎn)生的大量的熱，使器件局部金屬互連線熔化或芯片出現(xiàn)熱斑，從而引起二次擊穿，稱為熱失效，加在柵氧化物上的電壓形成的電場強(qiáng)度大于其介電強(qiáng)度，導(dǎo)致介質(zhì)擊穿或表面擊穿，稱為電失效。ESD引起的失效有3種失效模式，他們分別是：

　　硬失效：物質(zhì)損傷或毀壞；

　　軟失效：邏輯功能的臨時(shí)改變；

　　潛在失效：時(shí)間依賴性失效。

2 MOS集成電路中常用的提高ESD能力的手段

2.1 從制程上改進(jìn)

　　目前從制程上改進(jìn)ESD保護(hù)能力有2種方法：增加ESD注入工序和增加金屬硅化物阻擋層掩模版。這兩道工序提高了器件承受ESD的能力，但同時(shí)也增加了工藝成本。

2.1.1 ESD注入工序(ESD Implantation)

　　在亞微米工藝中，引進(jìn)了漏端輕摻雜工序(Low Do-ping Drain)見圖1(a)，這步工序在源端和漏端與柵極重疊的地方生成一個(gè)輕摻雜濃度的淺結(jié)，可以降低漏端在溝道中的電場強(qiáng)度分布，從而克服因熱載子效應(yīng)(Hot CarrierEffect)所造成的器件在使用長時(shí)間后Vth漂移的問題。該淺結(jié)一般只有0.2 m左右深，形成曲率半徑比較小的尖端，靜電通過時(shí)，會在該尖端先放電引起結(jié)的擊穿，導(dǎo)致熱失效。采用LDD結(jié)構(gòu)的MOS器件作輸出級，很容易被靜電擊穿，HMB測試擊穿電壓常低于1 000 V。

　　在輸入／輸出端口處的MOS器件上增加ESD注入層見圖1(b)，ESD Implantion可以制備深結(jié)的傳統(tǒng)MOS器件，從而提高亞微米工藝下器件的ESD保護(hù)能力；在內(nèi)部電路仍然使用有LDD結(jié)構(gòu)的MOS器件。這樣在提高器件性能的同時(shí)又增加了ESD的保護(hù)能力。例如在相同chan-nel width(W=300μm)情形下，LDD結(jié)構(gòu)的 NMOS器件，其ESD防護(hù)能力只有約1 000 V(HBM)；但ESD-Implant的NMOS元件，其ESD防護(hù)能力可提升到4 000 V。

　　用ESD-Implant Process做的NMOS需要增加抽取SPICE參數(shù)的步驟進(jìn)行電路仿真與設(shè)計(jì)。另外一種ESD-Implant的方法是在漏結(jié)上增加一高濃度注入的P結(jié)，使形成的PN結(jié)的擊穿電壓低于LDD結(jié)構(gòu)的擊穿電壓，靜電放電時(shí)，會先從該低擊穿電壓的PN結(jié)流過，而不至于在LDD尖端放電，造成損傷。這種方法不需要對MOS器件作額外的處理。

2.1.2 金屬硅化物阻擋層(Silicide Blocking或Sali-cide Blocking)

　　Salicide Blocking工藝增加一張掩模版定義SalicideBlocking區(qū)域，然后去除該區(qū)域的金屬硅化物，使源、漏和柵的方塊電阻值恢復(fù)到原來的值，靜電放電時(shí)經(jīng)過大電阻時(shí)產(chǎn)生大的壓降，同時(shí)電流減小，達(dá)到提高ESD的保護(hù)能力。增加Salicide Blocking工序，可以極大程度的提升CMOS IC輸出級的ESD保護(hù)能力，但是Salicide Blocking工序也增加了工藝的復(fù)雜度，而且在去除金屬硅化物的同時(shí)，會對工藝線造成污染。

2.2 從器件上改進(jìn)

　　器件在不同偏壓下的特性和占用的布局面積是考核ESD器件的指標(biāo)。圖2是各種用作ESD保護(hù)器件的I-V特性圖。圖2(a)二極管正向工作電壓約在0.8～1.2 V左右，但是反向工作電壓約在-13～-15 V左右。因此，當(dāng)相同大小的ESD放電電流流經(jīng)該二極管時(shí)，在反向靜電壓下產(chǎn)生的熱量遠(yuǎn)大于正向靜電壓情形下產(chǎn)生的熱量，即二極管能承受的正向ESD電壓將遠(yuǎn)大于反向ESD電壓。

　　圖2(b)MOS和圖2(c)三極管的ESD承受能力與二次崩潰點(diǎn)電流It2有關(guān)。當(dāng)ESD放電電流大于該器件的It2，該器件便會造成不可回復(fù)性的損傷，且二者的箝制電壓一般較大，導(dǎo)致功率較高。圖2(d)晶閘管(SCR)在正偏與反偏時(shí)工作電壓都只有1 V左右。對比4種器件可看出晶閘管的箝制電壓更低，所以功耗最小，晶閘管通過相同的電流時(shí)占用的面積也小，綜上晶閘管是最理想的ESD保護(hù)器件。

　　晶閘管的一次擊穿電壓較高，約為30～50 V見圖3(a)，這樣在內(nèi)部電路都被破壞后晶閘管才會導(dǎo)通釋放靜電壓，起不到對電路的保護(hù)作用，所以一般采用SCR與MOS器件的組合形成低電壓觸發(fā)晶閘管(LVTSCR)，MOS器件在擊穿后觸發(fā)SCR導(dǎo)通釋放靜電壓，此種組合可有效地將SCR的擊穿電流降到10 V左右，見圖3(b)，從而安全保護(hù)內(nèi)部電路。

2.3 從電路上改進(jìn)

　　針對ESD放電的瞬間電壓快速變化，借助電容耦合(coupling)作用使ESD防護(hù)電路達(dá)到更有效率的保護(hù)能力。

　　在亞微米工藝下，輸入／輸出PAD處的ESD保護(hù)用的MOS一般W／L的值較大，在布局上經(jīng)常畫成叉指結(jié)構(gòu)。但是，在ESD放電發(fā)生時(shí)，各個(gè)叉指不一定會同時(shí)導(dǎo)通，若只有2～3支叉指先導(dǎo)通，ESD電流便集中流向這2～3支叉指，該器件的ESD防護(hù)能力等效于只有2～3支叉指的防護(hù)能力。為克服大尺寸晶體管不均勻?qū)ǖ那闆r，可以利用電容耦合作用來使大尺寸晶體管的每一叉指都能均勻地導(dǎo)通。

　　圖4(a)利用電容耦合作用使大尺寸晶體管均勻?qū)?，NMOS的雜散Cgd電容做耦合器件，通過場氧NMOS加強(qiáng)了耦合電容的效用，當(dāng)正的ESD電壓突然出現(xiàn)在PAD上時(shí)，由于電容耦合作用NMOS柵極電壓跟著上升，故大尺寸NMOS均勻?qū)ǘM(jìn)入驟回崩潰區(qū)(snapback region)，ESD放電能量便可均勻分散到每一叉指來承受，真正發(fā)揮大尺寸晶體管器件應(yīng)有的ESD防護(hù)水準(zhǔn)。

圖4(b)是電容耦合技術(shù)應(yīng)用于輸入級ESD防護(hù)電路上的一種安排，GCNMOS(Gate-Couple NMOS)是ESD電流旁通用的器件，尺寸較大。

　　因應(yīng)用在輸入端，故其柵極需經(jīng)電阻Rg(～10 kΩ)接地，以使該GCNMOS在CMOSIC工作時(shí)是關(guān)閉的。另有-NMOS連接成電容狀Cc加強(qiáng)電容耦合作用。當(dāng)有正的ESD電壓在輸入PAD上發(fā)生時(shí)，一部分的正電壓會經(jīng)由Cd與Cc耦合到GCNMOs的柵極，柵極電壓會經(jīng)由Rg放電到地去，Rg的大小會影響柵極電壓的維持(Holding)時(shí)間。GCNMOS因而可以達(dá)到均勻?qū)ǖ哪康?，以提升其ESD防護(hù)能力。

3 結(jié) 語

　　MOS集成電路ESD保護(hù)電路基于工藝級別、器件級別和電流級別的改進(jìn)，已有大量優(yōu)秀的ESD保護(hù)電路出現(xiàn)，ESD保護(hù)電路強(qiáng)度已超過2 000 V(采用HBM模型試驗(yàn))。幾種方法結(jié)合制造的ESD保護(hù)電路，如采用柵耦合PTLSCR／NTLSCR ESD保護(hù)電路，可有效的對深亞微米CMOS IC薄柵氧化層保護(hù)，而且占用的版圖面積只占傳統(tǒng)ESD保護(hù)電路的1／2左右。