基于LEON3處理器和Speed協(xié)處理器的復(fù)雜SoC設(shè)計(jì)實(shí)現(xiàn)*
作者：徐欣鋒 中國(guó)科學(xué)院微電子研究所專用集成電路與系統(tǒng)研究室
時(shí)間：2009-05-20
來源：電子產(chǎn)品世界
收藏
加入技術(shù)交流群
掃碼加入
和技術(shù)大咖面對(duì)面交流
海量資料庫查詢
3)由160個(gè)實(shí)數(shù)浮點(diǎn)乘法累加運(yùn)算器組成40個(gè)復(fù)數(shù)乘法累加器陣列，1Mbit的雙口SRAM，8個(gè)512×32bit系數(shù)ROM，兩個(gè)直角到極坐標(biāo)轉(zhuǎn)換電路，兩個(gè)對(duì)數(shù)變換電路及其它輔助電路和控制電路。
本文引用地址：http://www.butianyuan.cn/article/94563.htm
圖1 Speed的內(nèi)部模塊結(jié)構(gòu)
Speed傳統(tǒng)的工作方式是通過片外FPGA輸入控制信號(hào)和待處理數(shù)據(jù)，這不僅增大了PCB板級(jí)布線、調(diào)試的工作量，而且FPGA不能用C等高級(jí)語言編程，算法改動(dòng)起來不靈活。另一方面，隨著半導(dǎo)體工藝、微電子技術(shù)的發(fā)展，大規(guī)模的復(fù)雜SoC實(shí)現(xiàn)技術(shù)逐漸成熟，因此有必要將板級(jí)FPGA + Speed改進(jìn)為芯片級(jí)MCU + Speed，這樣既能實(shí)現(xiàn)真正的可編程增大靈活性，又能加快用戶開發(fā)信號(hào)處理系統(tǒng)的速度。
評(píng)論