電路功能與優(yōu)勢圖1中的電路是一款完整的18位、5 MSPS、低功耗、低噪聲、高精度數(shù)據(jù)采集信號鏈解決方案，功耗僅122 mW?；鶞?zhǔn)電壓源、基準(zhǔn)電壓源緩沖器、驅(qū)動放大器和ADC提供優(yōu)化解決方案，具有業(yè)界領(lǐng)先的99 dB SNR和
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數(shù)據(jù)采集 ADC 放大器 基準(zhǔn)電壓源
簡介逐次逼近型模數(shù)轉(zhuǎn)換器(因其逐次逼近型寄存器而稱為SAR ADC)廣泛運用于要求最高18 位分辨率和最高5 MSPS 速率的應(yīng)用中。其優(yōu)勢包括尺寸小、功耗低、無流水線延遲和易用。主機處理器可以通過多種串行和并行接口(
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逐次逼近 ADC SAR
近年來，隨著通信和多媒體市場的快速增長，數(shù)字系統(tǒng)無論在處理能力還是處理速度上都取得了飛速的發(fā)展，因此對作為模擬信號通向數(shù)字信號橋梁的模數(shù)轉(zhuǎn)換器(ADC)的性能要求也越來越高 [1]。在各種ADC結(jié)構(gòu)中，流水線ADC在
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bit ADC MS
簡介最高 18 位分辨率、10 MSPS 采樣速率的逐次逼近型模數(shù)轉(zhuǎn)換器(ADC)可以滿足許多數(shù)據(jù)采集應(yīng)用的需求，包括便攜式、工 業(yè)、醫(yī)療和通信應(yīng)用。本文介紹如何初始化逐次逼近型 ADC 以實現(xiàn)有效轉(zhuǎn)換。逐次逼近型架構(gòu)逐次
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逐次逼近 ADC SAR
研究電源噪聲時有三個熟悉的術(shù)語，分別是：PSRR-DC、PSRR-AC和PSMR。其中PSRR表示電源抑制比，PSMR表示電源調(diào)制比。為了理解電源噪聲入口，需要了解這些術(shù)語，以及它們對于ADC的含義。 一般而言，這些術(shù)語告訴我們?nèi)?/li>
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ADC 電源噪聲 PSRR PSMR
通過ADC進行信號采樣是MCU應(yīng)用的常見任務(wù)，這可以將連續(xù)模擬信號轉(zhuǎn)換為一系列離散的數(shù)字?jǐn)?shù)據(jù)供MCU處理。在某些應(yīng)用中，單個ADC需要以高采樣率對多個通道進行采樣。例如電源監(jiān)測系統(tǒng)的管理子系統(tǒng)需要對多個穩(wěn)壓電源的
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PSoC ADC 采樣
在考慮噪聲因素以及與ADC模擬輸入和共模電壓節(jié)點有關(guān)的其他失真情況時，自帶開關(guān)電容輸入采樣網(wǎng)絡(luò)的ADC同樣也可作為一個簡單的指標(biāo)。圖1顯示集成驅(qū)動放大器和抗混疊濾波器(AAF)的典型ADC模擬輸入。集成放大器和AAF的
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噪聲 模擬輸入 ADC
逐次逼近寄存器(SAR)型ADC的謎團之一，或者至少是造成嚴(yán)重混淆的原因，就是計算系統(tǒng)級的確切電源需求。經(jīng)研究發(fā)現(xiàn)，相關(guān)技術(shù)手冊對于該技術(shù)規(guī)格讓人難以捉摸，而且令人沮喪。SAR ADC提供一種低功耗方法來測量輸入信
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SAR ADC 模擬技術(shù)
連續(xù)時間Sigma;-Delta;調(diào)制器(Continuous-Time Delta;Sigma; Modulator)先天上具有對輸入信號濾波的效果，可降低前級濾波器設(shè)計復(fù)雜度，并提升信號質(zhì)量，因而成為現(xiàn)今無線通信系統(tǒng)接收機(Receiver)設(shè)計的常用方
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連續(xù)時間ΔΣ調(diào)制器 過采樣 ADC 環(huán)路濾波器
工業(yè)、儀器儀表和醫(yī)療設(shè)備中使用的高性能數(shù)據(jù)采集信號鏈需要寬動態(tài)范圍和高精度。 通過增加可編程增益放大器，或者并聯(lián)使用多個ADC，然后利用數(shù)字后處理對結(jié)果進行平均，可以提高ADC的動態(tài)范圍，但受制于功耗、空間
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ADC 動態(tài)范圍 過采樣 SAR型 Σ-Δ型
您可能知道，有效位數(shù) (ENOB) 和有效分辨率都是與 ADC 分辨率有關(guān)的參數(shù)。理解它們的區(qū)別并確定哪個更具相關(guān)性，是令 ADC 用戶與應(yīng)用工程師等極為困惑的問題，經(jīng)常因此發(fā)生爭論。您認(rèn)為哪個更重要?ADC 的分辨率位數(shù)
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ADC ENOB 有效分辨率
引言所有模數(shù)轉(zhuǎn)換器(ADC)都有一定數(shù)量的折合到輸入端的噪聲——它被看作一種與無噪聲ADC的輸入端串聯(lián)的噪聲源模型。不能把折合到輸入端的噪聲與量化噪聲相混淆，量化噪聲僅在ADC處理隨時間變化的信號時有
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微分線性誤差 輸入噪聲 ADC
連接/參考器件AD7176-2 24位、250 kSPS Sigma;-Delta;型ADC，建立時間20 mu;sAD8475 精密、可選增益、全差分漏斗放大器ADR445 5 V超低噪聲LDO XFET基準(zhǔn)電壓源評估和設(shè)計支持電路評估板AD7176-2電路評估板(EVAL-A
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電源技術(shù) ADC
現(xiàn)場可編程門陣列(FPGA)與模數(shù)轉(zhuǎn)換器(ADC)輸出的接口是一項常見的工程設(shè)計挑戰(zhàn)。本文簡要介紹各種接口協(xié)議和標(biāo)準(zhǔn)，并提供有關(guān)在高速數(shù)據(jù)轉(zhuǎn)換器實現(xiàn)方案中使用LVDS的應(yīng)用訣竅和技巧。接口方式和標(biāo)準(zhǔn)現(xiàn)場可編程門陣列
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FPGA ADC LVDS JESD204 接口方式
在儀器儀表系統(tǒng)中，常常需要將檢測到的連續(xù)變化的模擬量如：溫度、壓力、流量、速度、光強等轉(zhuǎn)變成離散的數(shù)字量，才能輸入到計算機中進行處理。這些模擬量經(jīng)過傳感器轉(zhuǎn)變成電信號(一般為電壓信號)，經(jīng)過放大器放大后
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ADC 逐次逼近 SAR Σ-Δ 雙積分
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