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EEPW首頁 >> 主題列表 >> 相位噪聲

電源噪聲和時鐘抖動對高速DAC相位噪聲的影響

  • 在所有器件特性中，噪聲可能是一個特別具有挑戰(zhàn)性、難以掌握的設計課題。這些挑戰(zhàn)常常導致一些道聽途說的設計規(guī)則，并且開發(fā)中要反復試錯。本文將解決相位噪聲問題，目標是通過量化分析來闡明如何圍繞高速數模轉換器中的相位噪聲貢獻進行設計。本文旨在獲得一種"一次成功"的設計方法，即設計不多不少，剛好滿足相位噪聲要求。從一塊白板開始，首先將DAC視作一個模塊。噪聲可能來自內部，因為任何實際元器件都會產生某種噪聲；也可能來自外部噪聲源。外部噪聲源可通過DAC的任何外部的任何外部任意連接，包括電源、時鐘和
  • 關鍵字： 相位噪聲  DAC  數模轉換  

如何選擇出色電源解決方案，以提高RF信號鏈相位噪聲性能

  • 如今的射頻 (RF) 系統(tǒng)變得越來越復雜。高度的復 雜性要求所有系統(tǒng)指標（例如嚴格的鏈接和噪聲預算） 達到最佳性能。確保整個信號鏈的正確設計至關重要。 而信號鏈中，有一個部分經常會被忽視，那就是直流電 源。它在系統(tǒng)中占據著重要地位，但也會帶來負面影 響。RF 系統(tǒng)的一個重要度量是相位噪聲，根據所選的 電源解決方案，這個指標可能降低。本文研究電源設計 對 RF 放大器相位噪聲的影響。我們的測試數據證明， 選擇合適的電源模塊可以使相位噪聲改善 10 dB，這是 優(yōu)化 RF 信號鏈性能的關鍵。
  • 關鍵字： 202207  電源  ADI  RF  相位噪聲  

一種寬頻帶超短波校正源的分析與設計

  • 本文針對寬頻帶超短波校正源的性能要求，將器件實測數據與電路仿真相結合作為電路模型，仿真計算了電路性能，使用匹配電路改善了電路的帶內波動，成功設計了一寬帶超短波校正源。實際測試的結果表明，該寬頻帶超短波校正源具有較小的帶內波動，單根譜線具有良好的相位噪聲，其能夠滿足指標要求，成功應用于工程項目中。
  • 關鍵字： 校正源  匹配電路  梳狀譜  帶內波動  相位噪聲  

詳解：附加相位噪聲測試技術及測試過程注意事項

  • 本文簡單介紹了相位噪聲的定義，詳細介紹了附加相位噪聲的測試過程，給出了實際的測試結果，指出了附加相位噪聲測試過程中的一些注意事項，希望對附加
  • 關鍵字： 相位噪聲  測試技術  注意事項  

如何選擇環(huán)路帶寬平衡抖動、相位噪聲、鎖定時間或雜散

  • 如何選擇環(huán)路帶寬平衡抖動、相位噪聲、鎖定時間或雜散-作為最重要的設計參數之一，選擇環(huán)路帶寬涉及到抖動、相位噪聲、鎖定時間或雜散之間的平衡。適合抖動的最優(yōu)環(huán)路帶寬BWJIT也是數據轉換器時鐘等許多時鐘應用的最佳選擇。如果BWJIT并非最佳選擇，首先要做的仍是尋找最優(yōu)環(huán)路帶寬。
  • 關鍵字： 環(huán)路帶寬  抖動  相位噪聲  鎖定時間  

基于ADF4106的低相噪本振設計

  • 為了實現低相噪的本振信號輸出，本文設計出一種基于鎖相環(huán)芯片ADF4106的低相噪本振源。通過實際調試，測試結果滿足設計要求，并作為第二點頻本振應用于一款通信測試儀器的中。
  • 關鍵字： ADF4106  本振  壓控振蕩器  環(huán)路濾波器  相位噪聲  201706  

基于時鐘輸入和相位噪聲的抖動計算

  • 模擬和數字設計人員看待同一個問題的方式通常不一樣——就像大部分設計師可能都知道，在生活的世界中，混合信號正在不斷增加。對某人來說是“po-tay-to”的東西，對另一個人來說就是“po-tah-to”；或者可能是“to-may-to”...
  • 關鍵字： 相位噪聲  抖動計算  

雙環(huán)路時鐘發(fā)生器可清除抖動并提供多個高頻輸出

  • 隨著數據轉換器的速度和分辨率不斷提升，對具有更低相位噪聲的更高頻率采樣時鐘源的需求也在不斷增長。時鐘輸入面臨的積分相位噪聲(抖動)是設計師在設計蜂窩基站、軍用雷達系統(tǒng)和要求高速和高性能時鐘信號的其他設計
  • 關鍵字： PLL    雙環(huán)路    相位噪聲  

時鐘輸入和相位噪聲――測試設置

  • 一些工程師一直在試圖評估如何取得時鐘源的相位噪聲，并將其轉化為最終達到ADC所產生信噪比的抖動。 現在來看一個電路示例，其采用AD9523低抖動時鐘發(fā)生器來為14位、250 MSPS ADC AD9643提供時鐘。 通過一些數學計
  • 關鍵字： 時鐘輸入  相位噪聲    

抗振晶體振蕩器相位噪聲測試方法的對比研究

  • 摘要 目前電子系統(tǒng)都要求對晶體振蕩器進行振動狀態(tài)下相位噪聲測試。但對于抗振晶體振蕩器，按照常規(guī)相位噪聲測試方法進行測試時其結果有可能不正常。文中分析了抗振晶體振蕩器振動狀態(tài)下的相位噪聲及測試方法，通過
  • 關鍵字： 晶體振蕩器  相位噪聲  抗振  振動  

10 GHz介質振蕩器的設計

  • 介紹了介質振蕩器的理論和設計方法，選擇并聯(lián)反饋式結構，設計了一個工作頻點為10GHz的介質振蕩器。為了提高振蕩器的輸出功率，同時改善相位噪聲，本文對傳統(tǒng)電路結構進行改進，采用了二級放大的方式，提高了有源網絡的增益，降低了介質諧振器與微帶線的耦合度，達到了預期目標。結果表明，本文的理論分析是正確的，設計方案是可行的。
  • 關鍵字： 振蕩器  介質諧振器  相位噪聲  耦合度  

深入理解各種抖動技術規(guī)范

  • 隨著高速應用中的定時要求日趨嚴格，對各種抖動技術規(guī)范的更深入理解現已變得非常重要。從 10Gb 以太網網絡到 PCIe 等高速互聯(lián)技術，鏈路中所暗含的穩(wěn)健性都與降低定時裕度密切相關。簡言之，抖動就是信號邊沿與理
  • 關鍵字： 抖動    定時    相位噪聲    時間間隔誤差  

X波段多功能頻率合成器設計

  • 摘要：文章介紹了一種X波段多功能頻率合成器的設計方法，該方法以直接數字頻率合成(DDFS)和直接式模擬合成技術為基礎，通過優(yōu)化頻率規(guī)劃和引入相位噪聲清除技術，改善了頻率合成器雜散和相位噪聲性能。雷達激勵器采用
  • 關鍵字： 直接式頻率合成  DDFS  AWG  一體化  相位噪聲  

基于時鐘輸入和相位噪聲的抖動計算應用

  • 本文將采用低抖動時鐘發(fā)生器AD9523為雙通道、14位、250 MSPS ADC AD9643提供時鐘。 使用這些產品后，常見的時鐘頻率為245.76 MHz，因此針對AD9523將采用30.72 MHz基準電壓源(外部振蕩器)，并設置內部寄存器，以生
  • 關鍵字： 時鐘輸入  相位噪聲  抖動計算    

如何為你的定時應用選擇合適的基于PLL的振蕩器

  • 十幾年前，頻率控制行業(yè)推出了基于鎖相環(huán)(PLL)的振蕩器，這是一項開拓性創(chuàng)新技術，采用了傳統(tǒng)晶體振蕩器(XO)所沒有的多項特性。憑借內部時鐘合成器IC技術，基于PLL的XO可編程來支持更寬廣的頻率范圍。這一突破消除了
  • 關鍵字： 鎖相環(huán)  PLL  振蕩器  抖動  相位噪聲  
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相位噪聲介紹

概述 　　相位噪聲和抖動是對同一種現象的兩種不同的定量方式。在理想情況下，一個頻率固定的完美的脈沖信號(以1 MHz為例)的持續(xù)時間應該恰好是1微秒，每500ns有一個跳變沿。但不幸的是，這種信號并不存在。如圖1所示，信號周期的長度總會有一定變化，從而導致下一個沿的到來時間不確定。這種不確定就是相位噪聲，或者說抖動。 　　相位噪聲是頻率域的概念。相位噪聲是對信號時序變化的另一種測量方式，其結果 [ 查看詳細 ]
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