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利用FPGA實(shí)現(xiàn)外設(shè)通信接口之： 典型實(shí)例-RS-232C（UART）接口的設(shè)計(jì)與實(shí)現(xiàn)

  • 本節(jié)旨在通過(guò)分析UART控制器，設(shè)計(jì)實(shí)現(xiàn)了FPGA通過(guò)RS-232C接口與PC機(jī)的通信。設(shè)計(jì)過(guò)程中用Modelsim對(duì)UART控制器進(jìn)行仿真，幫助讀者進(jìn)一步了解UART協(xié)議的具體時(shí)序。
  • 關(guān)鍵字： RS-232C接口  UART  FPGA  BlockRAM  

利用FPGA實(shí)現(xiàn)外設(shè)通信接口之： 利用FPGA實(shí)現(xiàn)A/D、D/A轉(zhuǎn)換器接口

  • A/D、D/A轉(zhuǎn)換器是FPGA系統(tǒng)設(shè)計(jì)中的常用器件，經(jīng)常用來(lái)實(shí)現(xiàn)模擬信號(hào)和數(shù)字信號(hào)的相互轉(zhuǎn)換。根據(jù)應(yīng)用場(chǎng)合的不同，A/D、D/A轉(zhuǎn)換芯片的性能指標(biāo)參數(shù)差別比較大，因此接口格式也無(wú)法統(tǒng)一。
  • 關(guān)鍵字： 轉(zhuǎn)換器接口  外同步模式  FPGA  內(nèi)同步模式  環(huán)形緩存區(qū)  

基于ARM的SoC FPGA嵌入式系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)

  • 本白皮書討論用于實(shí)現(xiàn)基于ARM 的嵌入式系統(tǒng)的Altera 可編程芯片系統(tǒng)(SoC)方法。對(duì)于面臨產(chǎn)品及時(shí)面市、成本、性能、設(shè)計(jì)重用和產(chǎn)品長(zhǎng)壽命等苛刻要求的嵌入式系統(tǒng)開發(fā)人員而言，單芯片方案是非常有價(jià)值的方法。
  • 關(guān)鍵字： 硬核處理器  嵌入式系統(tǒng)  FPGA  

利用FPGA實(shí)現(xiàn)外設(shè)通信接口之： 利用FPGA實(shí)現(xiàn)常用顯示接口（Display Interface）

  • 七段數(shù)碼管因?yàn)閮r(jià)格低廉，使用簡(jiǎn)單，經(jīng)常被用來(lái)實(shí)現(xiàn)一些簡(jiǎn)單的狀態(tài)顯示功能。七段數(shù)碼管的標(biāo)準(zhǔn)外觀圖如圖10.16所示。右下角的圓點(diǎn)用Dp來(lái)表示，用來(lái)實(shí)現(xiàn)小數(shù)點(diǎn)的顯示。
  • 關(guān)鍵字： 顯示接口  七段數(shù)碼管  FPGA  字符型LCD顯示接口  VGA  

利用FPGA實(shí)現(xiàn)外設(shè)通信接口之：利用FPGA實(shí)現(xiàn)USB 2.0通信接口

  • 利用FPGA來(lái)實(shí)現(xiàn)USB 2.0接口的方式一般有兩種，一是借助外圍的USB接口芯片，二是FPGA內(nèi)部實(shí)現(xiàn)USB協(xié)議控制器，外部通過(guò)USB的PHY芯片來(lái)實(shí)現(xiàn)接口。
  • 關(guān)鍵字： 外設(shè)通信接口  USB2.0  FPGA  CY7C68013  

基于FFT方法的音頻信號(hào)分析儀在FPGA上的實(shí)現(xiàn)

  • 傳統(tǒng)的完全由單片機(jī)控制的音頻信號(hào)分析儀由于實(shí)時(shí)性差、穩(wěn)定性不好等缺點(diǎn)而無(wú)法得到廣泛應(yīng)用。本文設(shè)計(jì)的基于FFT方法的音頻信號(hào)分析儀，通過(guò)快速傅里葉變換（FFT）把被測(cè)的音頻信號(hào)由時(shí)域信號(hào)轉(zhuǎn)換為頻域信號(hào)，將其分解成分立的頻率分量，利用FPGA（EP2C8Q208C8N）實(shí)現(xiàn)FFT算法，由凌陽(yáng)單片機(jī)SPCE061A控制分析結(jié)果的顯示等人機(jī)交互接口功能。
  • 關(guān)鍵字： FFT算法  音頻信號(hào)分析儀  FPGA  

利用FPGA實(shí)現(xiàn)外設(shè)通信接口之：FPGA在外設(shè)接口實(shí)現(xiàn)方面的優(yōu)勢(shì)

  • FPGA的一個(gè)重要的應(yīng)用領(lǐng)域就是數(shù)據(jù)采集和接口邏輯設(shè)計(jì)。隨著芯片封裝技術(shù)的提高，現(xiàn)在的FPGA已經(jīng)可以在單位面積上提供更多的I/O管腳資源。
  • 關(guān)鍵字： 外設(shè)接口  I/O資源  FPGA  

FPGA大型設(shè)計(jì)應(yīng)用的多時(shí)鐘設(shè)計(jì)策略闡述

  • 利用FPGA實(shí)現(xiàn)大型設(shè)計(jì)時(shí)，可能需要FPGA具有以多個(gè)時(shí)鐘運(yùn)行的多重?cái)?shù)據(jù)通路，這種多時(shí)鐘FPGA設(shè)計(jì)必須特別小心，需要注意最大時(shí)鐘速率、抖動(dòng)、最大時(shí)鐘數(shù)、異步時(shí)鐘設(shè)計(jì)和時(shí)鐘/數(shù)據(jù)關(guān)系。設(shè)計(jì)過(guò)程中最重要的一步是確定要用多少個(gè)不同的時(shí)鐘，以及如何進(jìn)行布線，本文將對(duì)這些設(shè)計(jì)策略深入闡述。
  • 關(guān)鍵字： 亞穩(wěn)態(tài)性  多時(shí)鐘  FPGA  

SOPC系統(tǒng)的智能命令行設(shè)計(jì)

  • 相對(duì)其他成熟的計(jì)算機(jī)體系，SOPC系統(tǒng)現(xiàn)在還沒(méi)有命令行。為了更好的推廣SOPC應(yīng)用，筆者開發(fā)了一個(gè)智能的命令行模塊，可以調(diào)用系統(tǒng)中的任意函數(shù)，降低了開發(fā)人員的使用難度。
  • 關(guān)鍵字： SOPC  命令行  FPGA  

基于VHDL和高精度浮點(diǎn)運(yùn)算器的基2 FFT在FPGA上的設(shè)計(jì)仿真

  • 基于IEEE浮點(diǎn)表示格式及FFT算法，提出一種基2FFT的FPGA方法，完成了基于FPGA高精度浮點(diǎn)運(yùn)算器的FFT的設(shè)計(jì)。利用VHDL語(yǔ)言描述了蝶形運(yùn)算過(guò)程及地址產(chǎn)生單元，其仿真波形基本能正確的表示輸出結(jié)果。
  • 關(guān)鍵字： 蝶形運(yùn)算  FFT  FPGA  

基于FPGA的片上可編程系統(tǒng)(SOPC)設(shè)計(jì)之：典型實(shí)例-基于NIOS II處理器的數(shù)字鐘設(shè)計(jì)

  • 本節(jié)旨在通過(guò)給定的工程實(shí)例——“數(shù)字鐘”來(lái)熟悉Altera軟嵌入式系統(tǒng)的軟硬件設(shè)計(jì)方法。同時(shí)使用基于Altera FPGA的開發(fā)板將該實(shí)例進(jìn)行下載驗(yàn)證，完成工程設(shè)計(jì)的硬件實(shí)現(xiàn)。在本節(jié)中，將主要講解以下知識(shí)點(diǎn)。
  • 關(guān)鍵字： SOPC  NiosII  FPGA  數(shù)字鐘  

基于分層測(cè)試的Virtex系列FPGA互聯(lián)資源測(cè)試新方法

  • 以基于靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)的現(xiàn)場(chǎng)可編程門陣列(FPGA)為例，在傳統(tǒng)的三次測(cè)試方法的基礎(chǔ)上提出了一種新穎的針對(duì)FPGA互聯(lián)資源的測(cè)試方法。該方法運(yùn)用了層次化的思想，根據(jù)開關(guān)矩陣中可編程互聯(lián)點(diǎn)(PIP)兩端連線資源的區(qū)別將互聯(lián)資源進(jìn)行層次化分類，使得以這種方式劃分的不同類別的互聯(lián)資源能夠按一定方式進(jìn)行疊加測(cè)試，這就從根本上減少了實(shí)際需要的測(cè)試配置圖形和最小配置次數(shù)。
  • 關(guān)鍵字： 互聯(lián)資源  分層測(cè)試  FPGA  

基于FPGA的片上可編程系統(tǒng)(SOPC)設(shè)計(jì)之：典型實(shí)例-基于NIOS II處理器的“Hello LED”程序設(shè)計(jì)

  • 本節(jié)旨在通過(guò)給定的工程實(shí)例——“Hello LED”來(lái)熟悉Altera軟嵌入式系統(tǒng)的軟硬件設(shè)計(jì)方法。同時(shí)使用基于Altera FPGA的開發(fā)板將該實(shí)例進(jìn)行下載驗(yàn)證，完成工程設(shè)計(jì)的硬件實(shí)現(xiàn)。本節(jié)主要講解下面一些
  • 關(guān)鍵字： SOPC  NiosII  FPGA  

基于FPGA的超級(jí)電容充放電控制

  • 由于超級(jí)電容器單體性能參數(shù)的離散性，當(dāng)多個(gè)單體串聯(lián)組成電容器組時(shí)，在充放電過(guò)程中容易造成過(guò)充或過(guò)放現(xiàn)象，嚴(yán)重危害超級(jí)電容器的使用壽命。文中提出以FPGA為檢測(cè)、控制單元，對(duì)電容進(jìn)行有效地充放電控制，防止過(guò)充或過(guò)放，提高超級(jí)電容器的循環(huán)使用次數(shù)，降低不必要的能量消耗。
  • 關(guān)鍵字： 超級(jí)電容  串聯(lián)均壓  FPGA  

基于FPGA的片上可編程系統(tǒng)(SOPC)設(shè)計(jì)之：基于NIOS II的開發(fā)設(shè)計(jì)流程

  • NIOS II使用NIOS II IDE集成開發(fā)環(huán)境來(lái)完成整個(gè)軟件工程的編輯、編譯、調(diào)試和下載。在采用NIOS處理器設(shè)計(jì)嵌入式系統(tǒng)時(shí)，通常會(huì)按照以下步驟。
  • 關(guān)鍵字： 片上可編程系統(tǒng)  SOPC  FPGA  NiosII  
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