avant fpga 文章進(jìn)入avant fpga技術(shù)社區(qū)

利用FPGA和分解器數(shù)字轉(zhuǎn)換器簡化角度測量

　　1 編碼器和分解器的類型　　編碼器分為增量和絕對兩個基本類別。增量編碼器可以監(jiān)控輪軸上的兩個位置，可以在輪軸每次經(jīng)過這兩個位置時產(chǎn)生A或B脈沖。獨(dú)立的外部電動計數(shù)器然后從這些脈沖解讀出轉(zhuǎn)速和旋轉(zhuǎn)方向。雖然適用于眾多應(yīng)用，但是增量式計數(shù)器確實(shí)存在某些不足。例如，在輪軸停轉(zhuǎn)情況下，增量編碼器在開始運(yùn)行之前必須首先通過調(diào)回到某個指定校準(zhǔn)點(diǎn)來實(shí)現(xiàn)自身校準(zhǔn)。另外，增量式計數(shù)器易受到電氣干擾的影響，導(dǎo)致發(fā)送到系統(tǒng)的脈沖不準(zhǔn)確，進(jìn)而造成旋轉(zhuǎn)計數(shù)錯誤。不僅如此，許多增量編碼器屬于光電器件，如果對目標(biāo)應(yīng)用有影響，則
關(guān)鍵字：編碼器分解器 RDC FPGA 脈沖

Tcl在Vivado中的應(yīng)用

　　Xilinx的新一代設(shè)計套件 Vivado 相比上一代產(chǎn)品 ISE，在運(yùn)行速度、算法優(yōu)化和功能整合等很多方面都有了顯著地改進(jìn)。但是對初學(xué)者來說，新的約束語言 XDC 以及腳本語言 Tcl 的引入則成為了快速掌握 Vivado 使用技巧的最大障礙，以至于兩年多后的今天，仍有很多用戶缺乏升級到 Vivado 的信心。　　本文介紹了 Tcl 在 Vivado 中的基礎(chǔ)應(yīng)用，希望起到拋磚引玉的作用，指引使用者在短時間內(nèi)快速掌握相關(guān)技巧，更好地發(fā)揮 Vivado 在 FPGA 設(shè)計中的優(yōu)勢。　　1
關(guān)鍵字： Xilinx VivadoTcl FPGA cells

Altera: FPGA集成硬核浮點(diǎn)DSP

　　1 FPGA浮點(diǎn)運(yùn)算推陳出新　　以往FPGA在進(jìn)行浮點(diǎn)運(yùn)算時，為符合IEEE 754標(biāo)準(zhǔn)，每次運(yùn)算都需要去歸一化和歸一化步驟，導(dǎo)致了極大的性能瓶頸。因為這些歸一化和去歸一化步驟一般通過FPGA中的大規(guī)模桶形移位寄存器實(shí)現(xiàn)，需要大量的邏輯和布線資源。通常一個單精度浮點(diǎn)加法器需要500個查找表(LUT)，單精度浮點(diǎn)要占用30%的LUT，指數(shù)和自然對數(shù)等更復(fù)雜的數(shù)學(xué)函數(shù)需要大約1000個LUT。因此隨著DSP算法越來越復(fù)雜，F(xiàn)PGA性能會明顯劣化，對占用80%～90%邏輯資源的FPGA會造成嚴(yán)重的布線擁
關(guān)鍵字： Altera FPGA LUT DSP 數(shù)據(jù)通路

三相SPWM波形發(fā)生器的設(shè)計與仿真

本文提出了一種采用VHDL硬件描述語言設(shè)計新型三相正弦脈寬調(diào)制（SPWM）波形發(fā)生器的方法。該方法以直接數(shù)字頻率合成技術(shù)(DDS)為核心產(chǎn)生三相SPWM信號。并且利用VHDL設(shè)計了死區(qū)時間可調(diào)的死區(qū)時間控制器，解決了傳統(tǒng)的模塊電路等待方法很難產(chǎn)生帶精確死區(qū)時間控制的SPWM信號的問題。該方法在Quartus II 9.1環(huán)境平臺下進(jìn)行了仿真驗證，并將設(shè)計程序下載到DE2-70實(shí)驗板進(jìn)行實(shí)驗測試，用示波器測試得到了死區(qū)時間可控制的SPWM波形。
關(guān)鍵字： VHDL SPWM DDS 死區(qū)時間 FPGA 201505

聲納圖像動態(tài)范圍擴(kuò)展與FPGA實(shí)現(xiàn)

本文針對成像聲納擴(kuò)展圖像動態(tài)范圍和增強(qiáng)圖像細(xì)節(jié)的需求，提出了一種基于開方運(yùn)算的動態(tài)范圍擴(kuò)展方法?；谡n題組研制的多波束成像聲納原理樣機(jī)的研制，分析了數(shù)據(jù)動態(tài)范圍壓縮導(dǎo)致圖像細(xì)節(jié)丟失的原因及其對成像質(zhì)量的影響，采用JPL快速平方根近似算法改善了開方運(yùn)算FPGA實(shí)現(xiàn)過程的資源占用和系統(tǒng)延時。最后，對改進(jìn)設(shè)計方案進(jìn)行了實(shí)驗驗證，通過多波束成像聲納系統(tǒng)的消聲水池實(shí)驗證明了本文動態(tài)范圍擴(kuò)展方法的有效性和可行性，系統(tǒng)成像質(zhì)量改善明顯，達(dá)到優(yōu)化設(shè)計的預(yù)期目標(biāo)。
關(guān)鍵字：成像聲納動態(tài)范圍平方根 FPGA 波束成像 201505

接收機(jī)的中頻處理技術(shù)

本文對數(shù)字中頻信號處理技術(shù)進(jìn)行了研究，采用軟件無線電的設(shè)計思想和解決方案，提出了一種基于“AD+FPGA”的中頻信號處理技術(shù)，在頻譜分析儀及信號分析儀等接收機(jī)中應(yīng)用廣泛。
關(guān)鍵字：數(shù)字中頻軟件無線電 AD FPGA 分析儀 201505

基于FPGA的LZO實(shí)時無損壓縮的硬件設(shè)計

　　本文通過對多種壓縮算法作進(jìn)一步研究對比后發(fā)現(xiàn)，LZO壓縮算法是一種被稱為實(shí)時無損壓縮的算法，LZO壓縮算法在保證實(shí)時壓縮速率的優(yōu)點(diǎn)的同時提供適中的壓縮率。如圖1(A)給出了Linux操作系統(tǒng)下常見開源壓縮算法的壓縮速率的測試結(jié)果，LZO壓縮算法速率極快;如圖1(B)給出了Gzip壓縮算法和LZO壓縮算法的壓縮率測試結(jié)構(gòu)，從圖中可以看出，LZO壓縮算法可以提供平均約50%的壓縮率。　　1 LZO壓縮算法基本原理分析　　1.1 LZO壓縮算法壓縮原理　　LZO壓縮算法采用(重復(fù)長度L，指回
關(guān)鍵字： LZO FPGA LZSS RAM 壓縮算法

使用FPGA實(shí)現(xiàn)靈活的USB Type-C接口控制

　　1 USB Type-C接口介紹　　二十年前，第一代通用串行總線(Universal Serial Bus, USB 1.0)的出現(xiàn)，為各自為政的電子行業(yè)通信標(biāo)準(zhǔn)注入了互通性。而最新發(fā)布的USB Type-C接口規(guī)范將USB技術(shù)提升到了一個新的高度，能夠滿足21世紀(jì)電子行業(yè)的需求，同時也將再一次改變計算機(jī)、消費(fèi)類電子產(chǎn)品以及移動設(shè)備之間的互連方式。輕薄、堅固、無需區(qū)分插頭方向的USB Type-C連接器拓展了由USB 3.1超速(SuperSpeed+)規(guī)范定義的各項功能，采用雙通道實(shí)現(xiàn)高達(dá)20
關(guān)鍵字： FPGA USB Type-C 充電器嵌入式

基于FPGA的高可靠全自動加樣器

　　1 系統(tǒng)方案　　智能加樣器系統(tǒng)以FPGA為控制核心，通過控制步進(jìn)電機(jī)的運(yùn)動，結(jié)合到位傳感器，控制整個設(shè)備機(jī)械平臺的正常運(yùn)轉(zhuǎn);通過處理液位傳感器信號和控制泵閥一體模塊，實(shí)現(xiàn)加樣功能;同時，采用無線網(wǎng)絡(luò)與安卓手機(jī)通訊，將安卓手機(jī)作為無線控制終端和數(shù)據(jù)顯示平臺。系統(tǒng)的設(shè)計方案如圖1所示。　　為了提高系統(tǒng)加樣速率與效率，設(shè)計了以試管架作為加樣單位的加樣方式。如圖2所示，系統(tǒng)由步進(jìn)電機(jī)帶動機(jī)械推臂和行車，實(shí)現(xiàn)試管架在進(jìn)樣倉、加樣區(qū)與出樣倉之間的推動轉(zhuǎn)移，并在加樣區(qū)實(shí)現(xiàn)對試管的依次加樣。這種新型的加樣
關(guān)鍵字： FPGA 傳感器液位探測注射器單片機(jī)

【從零開始走進(jìn)FPGA】 LCD1602 Hello World

　　前面說過，在C,C++等語言學(xué)習(xí)中，“Hello World”將會是第一個學(xué)習(xí)的代碼，但是在FPGA中由于電路驅(qū)動的復(fù)雜性，與單片機(jī)雷同，我們無法在電腦上實(shí)現(xiàn)“Hello World”的顯示，而必須依靠相關(guān)硬件。因此我們不得不在一定的基礎(chǔ)上，才能講解關(guān)于LCD1602字符液晶的驅(qū)動，以及Hello World的顯示。　　雷同于前面MCU按鍵消抖動移植代碼，此處也可以移植MCU LCD1602驅(qū)動代碼。本例程不是Bingo原創(chuàng)，是按照網(wǎng)友“
關(guān)鍵字： FPGA LCD1602

結(jié)合FPGA與DSP的仿人假手控制系統(tǒng)設(shè)計

　　仿人假手作為肢殘患者重獲人手功能的主要對象，具有重大的社會需求。理想的假手應(yīng)具有人手的仿生特征，主要體現(xiàn)在假手構(gòu)造、控制方式與環(huán)境感知3個方面，但由于其有限的體積和復(fù)雜的傳感器系統(tǒng)，對控制系統(tǒng)提出了更高的要求。　　現(xiàn)有的控制系統(tǒng)有外置式和內(nèi)置式兩種。外置式控制系統(tǒng)多用于研究型假手，如Cyber Hand，Tokyo Hand，Vanderbilt Hand等，這種控制系統(tǒng)主要用于算法、方案的驗證，在殘疾人應(yīng)用上推廣意義較小。內(nèi)置式控制系統(tǒng)在研究型假手和商業(yè)型假手上均有應(yīng)用，其中研究型假手控制系統(tǒng)，
關(guān)鍵字： FPGA DSP

駿龍科技最新物聯(lián)網(wǎng)開發(fā)套件和電機(jī)驅(qū)動方案擴(kuò)展Altera MAX 10 FPGA的應(yīng)用

　　領(lǐng)先的技術(shù)分銷商駿龍科技有限公司發(fā)布了基于Altera MAX® 10的“Mpression Odyssey(奧德賽)”物聯(lián)網(wǎng)開發(fā)套件和電機(jī)驅(qū)動方案。Altera的MAX® 10 FPGA在低成本、單芯片、瞬時上電的可編程邏輯器件中提供了先進(jìn)的處理能力，駿龍科技推出的產(chǎn)品進(jìn)一步驗證了MAX® 10 FPGA的卓越性能，并進(jìn)一步豐富了Altera公司的工業(yè)解決方案。　　“Mpression Odyssey(奧德賽)”開發(fā)套件是一
關(guān)鍵字：駿龍科技 Altera FPGA

一種基于FPGA的OLED顯示系統(tǒng)

　　針對LCD顯示屏溫度適應(yīng)性差、可視角度小、LCD的通用驅(qū)動電路實(shí)現(xiàn)的對比度較低等缺點(diǎn),采用OLED作為顯示器件,設(shè)計并實(shí)現(xiàn)了一種使用FPGA驅(qū)動OLED的顯示系統(tǒng)。采用PIC16F690單片機(jī)作為微處理器控制整機(jī)時序,利用FPGA進(jìn)行視頻信號處理,完成格式轉(zhuǎn)換、色空間處理以及隔行轉(zhuǎn)逐行操作,最終實(shí)現(xiàn)驅(qū)動顯示。系統(tǒng)的測試結(jié)果表明,該方案不僅能顯著提高畫面對比度,而且能穩(wěn)定顯示監(jiān)控圖像,為后繼功能的拓展提供了平臺。　　一種基于FPGA的OLED顯示系統(tǒng).pdf
關(guān)鍵字： FPGA OLED

基于FPGA的OLED真彩色動態(tài)圖像顯示的實(shí)現(xiàn)

　　作為第3代顯示器，有機(jī)電致發(fā)光器件(Organic Light Emitting Diode，OLED)由于其主動發(fā)光、響應(yīng)快、高亮度、全視角、直流低壓驅(qū)動、全固態(tài)以及不易受環(huán)境影響等優(yōu)異特性，具有LCD無法比擬的優(yōu)點(diǎn)，在手機(jī)、個人電子助理(PDA)、數(shù)碼相機(jī)、車載顯示、筆記本電腦、壁掛電視以及軍事領(lǐng)域都具有廣闊的應(yīng)用前景，因而得到了業(yè)界廣泛的關(guān)注。OLED發(fā)展至今，已經(jīng)由最初的單色發(fā)展到現(xiàn)在的全彩，與此同時對驅(qū)動電路也提出了更高的要求，由最初的無灰階單色靜態(tài)驅(qū)動，到彩色動態(tài)驅(qū)動。　　目前，OLE
關(guān)鍵字： FPGA OLED

FPGA是什么

　　FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 FPGA——工作原理　　FPGA采用了邏輯單元陣列LCA(Logic Cell Array)這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB(Configurable Logic
關(guān)鍵字： FPGA Xilinx FPGA是什么