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EEPW首頁 >> 主題列表 >> avant fpga

圖像自適應(yīng)分段線性拉伸算法的FPGA設(shè)計

  • 為改善紅外圖像的視覺效果和后續(xù)處理質(zhì)量，需要對圖像進行增強處理。在此介紹并實現(xiàn)了一種空間域圖像增強算法，自適應(yīng)分段線性拉伸算法。首先簡要分析算法原理，對該算法基于Xilinx公司XC4VLXl5系列FPGA的實現(xiàn)方法進行了研究，以兼顧系統(tǒng)實時性和集成度為目的，提出灰度直方圖統(tǒng)計和拉伸運算等關(guān)鍵模塊的解決方案。通過試驗結(jié)果分析，對壓縮因子的選取提出建議。該設(shè)計的輸出延遲僅為62.-5ns，且具有實現(xiàn)簡單、集成度高、功耗低等優(yōu)點，適合在精確制導武器和導航系統(tǒng)中應(yīng)用。
  • 關(guān)鍵字： FPGA  圖像自適應(yīng)  分段線性  算法    

增量型光電編碼器抗抖動二倍頻電路的設(shè)計

  • 在某些工業(yè)自動控制領(lǐng)域、某些裝備應(yīng)用上，經(jīng)常會遇到各種需要測量長度的場合，目前通常采用的是光電編碼器...
  • 關(guān)鍵字： FPGA  光電編碼器  二倍頻電路  傳感器  

基于DSP的風電場電能質(zhì)量監(jiān)測裝置研究設(shè)計

  • 隨著全世界新能源風力發(fā)電的大力發(fā)展，電能質(zhì)量的監(jiān)測成為風電場的研究熱點。風電場電能質(zhì)量問題可以分為...
  • 關(guān)鍵字： FPGA  DSP  電能質(zhì)量  監(jiān)測裝置  風電場  

基于DSP和FPGA的實時圖像壓縮系統(tǒng)設(shè)計

  • 提出了一種基于高頻幀攝像頭的高頻幀實時圖像壓縮技術(shù)，以此技術(shù)為基礎(chǔ)，使用TMS320CDM642和EP2C35 FPGA相結(jié)合，設(shè)計了一種高頻幀實時圖像處理器硬件系統(tǒng)。該系統(tǒng)采用2片SRAM乒乓結(jié)構(gòu)，以及基于TI公司DSP/BIOS和支持XDAIS的JPEG2000壓縮算法，實現(xiàn)了100幀/s的壓縮速度，系統(tǒng)同時解決了圖像壓縮中容量和速度的問題，實驗了采集和壓縮過程的同步進行，大大提高了圖像壓縮速度。
  • 關(guān)鍵字： FPGA  DSP  實時圖像  壓縮系統(tǒng)    

基于FPGA的移位寄存器流水線結(jié)構(gòu)FFT處理器

  • 0引言快速傅里葉變換(FFT)在雷達、通信和電子對抗等領(lǐng)域有廣泛應(yīng)用。近年來現(xiàn)場可編程門陣列(FPG...
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基于CPLD器件的單穩(wěn)態(tài)脈沖展寬電路的設(shè)計

  • 在數(shù)字電路設(shè)計中，當需要將一輸入的窄脈沖信號展寬成具有一定寬度和精度的寬脈沖信號時，往往很快就想到利...
  • 關(guān)鍵字： FPGA  CPLD  寬脈沖信號  ISP  

利用Virtex-5LXT應(yīng)對串行背板接口設(shè)計挑戰(zhàn)

  • 采用串行技術(shù)進行高端系統(tǒng)設(shè)計已占很大比例。在《EETimes》雜志最近開展的一次問卷調(diào)查中，有92%的受訪者...
  • 關(guān)鍵字： FPGA  Virtex-5LXT  嵌入式  串行背板接口  

基于VHDL語言的99小時定時器設(shè)計及實現(xiàn)

  • 0引言傳統(tǒng)的定時器硬件連接比較復雜，可靠性差，而且計時時間短，難以滿足需要。本設(shè)計采用可編程芯片...
  • 關(guān)鍵字： FPGA  VHDL  定時器  EP1C6Q240C8  

可編程ASIC器件主從式下載開發(fā)系統(tǒng)的設(shè)計

  • 1引言當前在EDA領(lǐng)域，只要具備臺式或筆記本電腦并裝有工具軟件，就可以方便地對可編程ASIC（CPLD/FPGA）...
  • 關(guān)鍵字： FPGA  ASIC  嵌入式  EDA  ISP  

基于FPGA實現(xiàn)VLIW微處理器的設(shè)計與實現(xiàn)

  • 超長指令字VLIW(VeryLongInstructionWord)微處理器架構(gòu)采用了先進的清晰并行指令設(shè)計[1]。VLIW微處...
  • 關(guān)鍵字： FPGA  VLIW  微處理器  

多功能數(shù)據(jù)采集處理系統(tǒng)實現(xiàn)

  • 介紹了一種基于FPGA和DSP的多功能高速數(shù)據(jù)采集處理系統(tǒng)的設(shè)計，該系統(tǒng)的數(shù)據(jù)采集速度最高可達到105 Msps ,運算能力強，通過更改軟件可適用于大部分的高速數(shù)據(jù)處理場合，具有較強的通用性。
  • 關(guān)鍵字： 數(shù)據(jù)采集  FPGA  DSP  201007  

基于FPGA的移位寄存器流水線結(jié)構(gòu)FFT處理器設(shè)計與實

  • 設(shè)計實現(xiàn)了基于FPGA的256點定點FFT處理器。處理器以基-2算法為基礎(chǔ)，通過采用高效的兩路輸入移位寄存器流水線結(jié)構(gòu)，有效提高了碟形運算單元的運算效率，減少了寄存器資源的使用，提高了最大工作頻率，增大了數(shù)據(jù)吞吐量，并且使得處理器具有良好的可擴展性。詳細描述了具體設(shè)計的算法結(jié)構(gòu)和各個模塊的實現(xiàn)。設(shè)計采用Verilog HDL作為硬件描述語言，采用QuartusⅡ設(shè)計仿真工具進行設(shè)計、綜合和仿真，仿真結(jié)果表明，處理器工作頻率為72 MHz，是一種高效的FFT處理器IP核。
  • 關(guān)鍵字： FPGA  FFT  移位寄存器  流水線結(jié)構(gòu)    

基于FPGA的增量型光電編碼器抗抖動二倍頻電路設(shè)計

  • 從增量型光電編碼器的構(gòu)造特點出發(fā)，分析其輸出信號中引起抖動誤碼脈沖的原因。根據(jù)編碼器兩相輸出信號(A相、B相)不能同時跳變的特點，設(shè)計了一種高精度抗抖動二倍頻電路，能有效濾除信號的干擾脈沖。
  • 關(guān)鍵字： FPGA  增量  光電編碼器  抖動    

基于FPGA的彩色圖像Bayer變換實現(xiàn)

  • 利用飛速發(fā)展的FPGA技術(shù)，在圖像采集前端實現(xiàn)Bayer插值變換。比較了常用的3種插值方法，選用計算復雜度較高但圖像質(zhì)量最佳的Optimal Recovery方法。采用Lattice的FPGA芯片LFECP2-M50，實現(xiàn)1 208×1 024圖像，12 f／s，實時Bayer轉(zhuǎn)換。給出了實時采集圖像結(jié)果，顯示了插值變換前的原始圖像，計算了變換后圖像的峰值信噪比PSNR。
  • 關(guān)鍵字： Bayer  FPGA  彩色圖像  變換    

基于FPGA的自適應(yīng)譜線增強系統(tǒng)設(shè)計

  • 在此基于Altera公司的現(xiàn)場可編程門陣列(FPGA)芯片EP2C8F256C6,采用最小均方算法設(shè)計了自適應(yīng)譜線增強(ALE)處理系統(tǒng)。以FPGA為處理核心,實現(xiàn)數(shù)據(jù)采樣控制、數(shù)據(jù)延時控制、LMS核心算法和輸出存儲控制等。充分利用FPGA高速的數(shù)據(jù)處理能力和豐富的片內(nèi)乘法器,設(shè)計了LMS算法的流水線結(jié)構(gòu),保證整個系統(tǒng)具有高的數(shù)據(jù)吞吐能力和處理速度。并且通過編寫相應(yīng)的VHDL程序在QuartusⅡ軟件上進行仿真,仿真結(jié)果表明該設(shè)計可以快速、準確地實現(xiàn)自適應(yīng)譜線增強。
  • 關(guān)鍵字： FPGA  譜線  系統(tǒng)設(shè)計    
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