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FPGA創(chuàng)新中心落戶無錫國家集成電路設(shè)計基地

可編程解決方案領(lǐng)導(dǎo)廠商賽靈思公司（Xilinx）與無錫國家高新技術(shù)產(chǎn)業(yè)開發(fā)區(qū)管理委員會今天共同宣布成立無錫國家集成電路設(shè)計基地FPGA（現(xiàn)場可編程門陣列）創(chuàng)新中心，并隆重舉行賽靈思正式授權(quán)“無錫國家集成電路設(shè)計基地—賽靈思聯(lián)合實(shí)驗室”揭牌儀式。無錫新區(qū)管委會副主任朱曉紅以及賽靈思公司研究實(shí)驗室高級總監(jiān)、全球大學(xué)計劃負(fù)責(zé)人Patrick Lysaght等出席了成立大會并為聯(lián)合實(shí)驗室揭牌。作為國家級的集成電路設(shè)計基地，新的FPGA創(chuàng)新中心的成立以及聯(lián)合實(shí)驗室的打造，意味著可編程設(shè)計在電子設(shè)計領(lǐng)域的
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FPGA：22年從配角到主角

任何一個從事后看來很成功的新事物從誕生到發(fā)展壯大都不可避免地經(jīng)歷過艱難的歷程并可能成為被研究的案例，F(xiàn)PGA也不例外。1985年，當(dāng)全球首款FPGA產(chǎn)品——XC2064誕生時，注定要使用大量芯片的PC機(jī)剛剛走出硅谷的實(shí)驗室進(jìn)入商業(yè)市場，因特網(wǎng)只是科學(xué)家和政府機(jī)構(gòu)通信的神秘鏈路，無線電話笨重得像磚頭，日后大紅大紫的Bill Gates正在為生計而奮斗，創(chuàng)新的可編程產(chǎn)品似乎并沒有什么用武之地。　　事實(shí)也的確如此。最初，F(xiàn)PGA只是用于膠合邏輯，從膠合邏輯到算法
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數(shù)字差分BPSK擴(kuò)頻接收機(jī)的設(shè)計與FPGA實(shí)現(xiàn)

本文提出了一種全數(shù)字差分BPSK擴(kuò)頻接收機(jī)的實(shí)現(xiàn)方案，通過Simulink仿真驗證了該方案具有較低的誤碼率。
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利用FPGA實(shí)現(xiàn)UART的設(shè)計

引言　　隨著計算機(jī)技術(shù)的發(fā)展和廣泛應(yīng)用，尤其是在工業(yè)控制領(lǐng)域的應(yīng)用越來越廣泛，計算機(jī)通信顯的尤為重要。串行通信雖然使設(shè)備之間的連線大為減少，但隨之帶來串／并轉(zhuǎn)換和位計數(shù)等問題，這使串行通信技術(shù)比并行通信技術(shù)更為復(fù)雜。串／并轉(zhuǎn)換可用軟件實(shí)現(xiàn)，也可用硬件實(shí)現(xiàn)。用軟件實(shí)現(xiàn)串行傳送大多采用循環(huán)移位指令將一個字節(jié)由高位到低位(或低位到高位)一位一位依次傳送，這種方法雖然簡單但速度慢，而且大量占用CPU的時間，影響系統(tǒng)的性能。更為方便的實(shí)現(xiàn)方法是用硬件，目前微處理器串行接口常用的LSI 芯片是UART(通用異
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基于FPGA的八位RISC CPU的設(shè)計

1 引言　　隨著數(shù)字通信和工業(yè)控制領(lǐng)域的高速發(fā)展，要求專用集成電路（ASIC）的功能越來越強(qiáng)，功耗越來越低，生產(chǎn)周期越來越短，這些都對芯片設(shè)計提出了巨大的挑戰(zhàn)，傳統(tǒng)的芯片設(shè)計方法已經(jīng)不能適應(yīng)復(fù)雜的應(yīng)用需求了。SoC（System on a Chip）以其高集成度，低功耗等優(yōu)點(diǎn)越來越受歡迎。開發(fā)人員不必從單個邏輯門開始去設(shè)計ASIC，而是應(yīng)用己有IC芯片的功能模塊，稱為核（core），或知識產(chǎn)權(quán)（IP）宏單元進(jìn)行快速設(shè)計，效率大為提高。CPU 的IP
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Altera首次實(shí)現(xiàn)了對關(guān)鍵工業(yè)以太網(wǎng)協(xié)議的FPGA IP支持

　　Altera公司日前宣布為工業(yè)自動化應(yīng)用中的以太網(wǎng)通信協(xié)議提供FPGA支持，這些應(yīng)用包括ProfiNet、Ethernet/IP、Modbus-IDA、EtherCAT、SERCOS III接口和Ethernet Powerlink等。這些關(guān)鍵通信協(xié)議的知識產(chǎn)權(quán)(IP)內(nèi)核現(xiàn)在可以在Altera低成本Cyclone®系列FPGA中實(shí)現(xiàn)。　　設(shè)計人員利用工業(yè)以太網(wǎng)IP內(nèi)核可以在一塊電路板上實(shí)現(xiàn)任何標(biāo)準(zhǔn)，這不但減小了外形尺寸，而且節(jié)省了時間。系統(tǒng)OEM能夠以高性價比方式在其自動化產(chǎn)品中增加工業(yè)
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基于FPGA的智能控制器設(shè)計及測試方法研究

摘要：通過模糊自整定PID控制器的設(shè)計，本文提出了一種基于VHDL描述、DSP Builder和Modelsim混合仿真、FPGA實(shí)現(xiàn)的智能控制器設(shè)計及測試新方法。首先，通過MATLAB仿真，得出智能控制器的結(jié)構(gòu)和參數(shù)。然后，基于VHDL進(jìn)行智能控制器的數(shù)字化實(shí)現(xiàn)及其開環(huán)測試。在此基礎(chǔ)上，通過分析一般智能控制器的測試特點(diǎn)，采用DSP Builder構(gòu)建閉環(huán)測試系統(tǒng)，Modelsim運(yùn)行DSP Builder生成文件來驗證QuartusII中所做VHDL設(shè)計的測試方法。實(shí)驗表明，該測試方法能有效模擬控制器的
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Stratix II FPGA系統(tǒng)電源設(shè)計

基于MAX1951的諸多特點(diǎn)，本文給出了采用該器件為Stratix II FPGA系統(tǒng)供電以降低其功耗的設(shè)計方案。
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Altera宣布其Cyclone III FPGA提供對EtherCAT IP支持

　　Altera公司日前宣布為EtherCAT技術(shù)協(xié)會的EtherCAT協(xié)議提供知識產(chǎn)權(quán)(IP)支持。此前IP是針對Cyclone® II器件，現(xiàn)在將針對Altera新的低成本、低功耗Cyclone III FPGA。　　EtherCAT技術(shù)協(xié)會執(zhí)行總監(jiān)Martin Rostan說：“在競爭非常激烈的工廠自動化設(shè)備市場上，企業(yè)正在尋找能夠迅速突出產(chǎn)品優(yōu)勢的新功能和特性。Cyclone III FPGA實(shí)現(xiàn)對EtherCAT的支持，使設(shè)計人員能夠以高性價比方式，輕松加入實(shí)時以太網(wǎng)功能。” 　　
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利用FPGA實(shí)現(xiàn)UART的設(shè)計

引言　　隨著計算機(jī)技術(shù)的發(fā)展和廣泛應(yīng)用，尤其是在工業(yè)控制領(lǐng)域的應(yīng)用越來越廣泛，計算機(jī)通信顯的尤為重要。串行通信雖然使設(shè)備之間的連線大為減少，但隨之帶來串／并轉(zhuǎn)換和位計數(shù)等問題，這使串行通信技術(shù)比并行通信技術(shù)更為復(fù)雜。串／并轉(zhuǎn)換可用軟件實(shí)現(xiàn)，也可用硬件實(shí)現(xiàn)。用軟件實(shí)現(xiàn)串行傳送大多采用循環(huán)移位指令將一個字節(jié)由高位到低位(或低位到高位)一位一位依次傳送，這種方法雖然簡單但速度慢，而且大量占用CPU的時間，影響系統(tǒng)的性能。更為方便的實(shí)現(xiàn)方法是用硬件，目前微處理器串行接口常用的LSI 芯片是UART(通用異
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降低FPGA功耗的設(shè)計

　　使用這些設(shè)計技巧和ISE功能分析工具來控制功耗　　新一代 FPGA的速度變得越來越快，密度變得越來越高，邏輯資源也越來越多。那么如何才能確保功耗不隨這些一起增加呢？很多設(shè)計抉擇可以影響系統(tǒng)的功耗，這些抉擇包括從顯見的器件選擇到細(xì)小的基于使用頻率的狀態(tài)機(jī)值的選擇等。　　為了更好地理解本文將要討論的設(shè)計技巧為什么能夠節(jié)省功耗，我們先對功耗做一個簡單介紹。　　功耗包含兩個因素：動態(tài)功耗和靜態(tài)功耗。動態(tài)功耗是指對器件內(nèi)的容性負(fù)載充放電所需的功耗。它很大程度上取決于頻率、電壓和負(fù)載
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擴(kuò)頻通信系統(tǒng)的FPGA實(shí)現(xiàn)

　　擴(kuò)頻通信自上世紀(jì)50年代中期被美國軍方開始研究以來，一直為軍事通信所獨(dú)占，廣泛應(yīng)用于軍事通信、電子對抗以及導(dǎo)航、測量等各個領(lǐng)域。進(jìn)入上世紀(jì)90年代以后，擴(kuò)頻通信又開始向各種民用通信領(lǐng)域發(fā)展，典型的如CDMA和GPS等。應(yīng)用最廣的是直接序列擴(kuò)頻方式(DSSS)。它是將待傳送的信息數(shù)據(jù)被偽隨機(jī)碼調(diào)制，實(shí)現(xiàn)頻譜擴(kuò)展后再傳輸，接收端則采用相同的編碼進(jìn)行解調(diào)及相關(guān)處理，恢復(fù)原始信息數(shù)據(jù)。　　本文采用VHDL語言、Altera公司的集成開發(fā)環(huán)境QuartusII 6.0和Cyclone系列芯片EPlC3T14
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快速實(shí)現(xiàn)基于FPGA的脈動FIR濾波器

引言　　目前，用FPGA(現(xiàn)場可編程門陣列)實(shí)現(xiàn)FIR(有限沖擊響應(yīng))濾波器的方法大多利用FPGA中LUT(查找表)的特點(diǎn)采用DA(分布式算法)或CSD碼等方法，將乘加運(yùn)算操作轉(zhuǎn)化為位與、加減和移位操作。這些結(jié)構(gòu)需要占用器件較多的LE(邏輯元件)資源，設(shè)計周期長，工作頻率低，實(shí)時性差。本文提出一種基于Stratix系列FPGA器件的新的實(shí)時高速脈動FIR濾波器的快速實(shí)現(xiàn)方法。利用FGPA集成的DSP(數(shù)字信號處理器)乘加模塊定制卷積運(yùn)算單元，利用VHDL(甚高速集成電路硬件描述語言)元件例化語句快
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采用FPGA的圖像采集卡的設(shè)計

　　現(xiàn)代化生產(chǎn)和科學(xué)研究對視頻圖像采集系統(tǒng)的要求日益提高。傳統(tǒng)的圖像采集卡速度慢、處理功能簡單、采用分立元件、電路非常復(fù)雜；而且可靠性差、不易調(diào)試、不能很好地滿足特殊要求。FPGA(現(xiàn)場可編程門陣列)是專用集成電路中集成度最高的一種，用戶可對FPGA內(nèi)部的邏輯模塊和I／O模塊重新配置，以實(shí)現(xiàn)用戶所需邏輯功能。用戶對FPGA的編程數(shù)據(jù)放入芯片，通過上電加載到FPGA中，對其進(jìn)行初始化；也可在線對其編程，實(shí)現(xiàn)系統(tǒng)在線重構(gòu)?；贔PGA技術(shù)的圖像采集主要是通過集成的FPGA開發(fā)板，使用軟件編程把圖像的采集控制程
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