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基于FPGA的片上可編程系統(tǒng)(SOPC)設(shè)計之：Altera公司的NIOS II解決方案

  • NIOS II是一個用戶可配置的通用RISC嵌入式處理器。Altera推出的NIOS II系列嵌入式處理器擴展了目前世界上最流行的軟核嵌入式處理器的性能。
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基于FPGA的片上可編程系統(tǒng)(SOPC)設(shè)計之：基于FPGA的SOPC系統(tǒng)組成原理和典型方案

  • SoC即System On Chip，是片上系統(tǒng)簡稱。它是IC設(shè)計與工藝技術(shù)水平不斷提高的結(jié)果。SoC從整個系統(tǒng)的角度出發(fā)，把處理機制、模型算法、芯片結(jié)構(gòu)、各層次電路直至器件的設(shè)計緊密結(jié)合起來，在單個（或少數(shù)幾個）芯片上完成整個系統(tǒng)的功能。所謂完整的系統(tǒng)一般包括中央處理器、存儲器以及外圍電路等。
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FPGA設(shè)計開發(fā)軟件Quartus II的使用技巧之： 編譯及仿真工程

  • 可以使用Quartus II Simulator在工程中仿真任何設(shè)計。根據(jù)所需的信息類型，可以進行功能仿真以測試設(shè)計的邏輯功能，也可以進行時序仿真。在目標(biāo)器件中測試設(shè)計的邏輯功能和最壞情況下的時序，或者采用Fast Timing模型進行時序仿真，在最快的器件速率等級上仿真盡可能快的時序條件。
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FPGA設(shè)計開發(fā)軟件Quartus II的使用技巧之： 約束及配置工程

  • 設(shè)計好工程文件后，首先要進行工程的約束。約束主要包括器件選擇、管腳分配及時序約束等。時序約束屬于較為高級的應(yīng)用，通過時序約束可以使工程設(shè)計文件的綜合更加優(yōu)化。下面對這幾種約束方式進行介紹。
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FPGA設(shè)計開發(fā)軟件Quartus II的使用技巧之： LogicLock邏輯鎖定工具使用技巧

  • 邏輯鎖定方法學(xué)（LogicLock Methodology）內(nèi)容就是在設(shè)計時采用邏輯鎖定的基于模塊設(shè)計流程（LogicLock block-based design flow），來達到固定單模塊優(yōu)化的目的。這種設(shè)計方法學(xué)中第一次引入了高效團隊合作方法：它可以讓每個單模塊設(shè)計者獨立優(yōu)化他的設(shè)計，并把所用資源鎖定。
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FPGA設(shè)計開發(fā)軟件Quartus II的使用技巧之： 典型實例-SignalTap II功能演示

  • 本節(jié)旨在通過給定的工程實例——“正弦波發(fā)生器”來熟悉Altera Quartus II高級調(diào)試功能SignalTap II和Intent Memory Content Editor的使用方法。同時使用基于Altera FPGA的開發(fā)板將該實例進行下載驗證，完成工程設(shè)計的硬件實現(xiàn)。在本節(jié)中，將主要講解下面知識點。
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FPGA設(shè)計開發(fā)軟件Quartus II的使用技巧之： 典型實例-LogicLock功能演示

  • 本節(jié)旨在通過Quartus軟件自帶的工程實例——“l(fā)ockmult”來熟悉Altera Quartus II邏輯鎖定功能LogicLock的使用方法。在本節(jié)中，將主要講解下面知識點。
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FPGA系統(tǒng)設(shè)計的仿真驗證之： FPGA設(shè)計仿真驗證的原理和方法

  • 嚴(yán)格來講，F(xiàn)PGA設(shè)計驗證包括功能與時序仿真和電路驗證。仿真是指使用設(shè)計軟件包對已實現(xiàn)的設(shè)計進行完整測試，模擬實際物理環(huán)境下的工作情況。
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FPGA系統(tǒng)設(shè)計的仿真驗證之： 功能仿真和時序仿真的區(qū)別和實現(xiàn)方法

  • 這里我們使用一個波形發(fā)生器作為例子，來說明如何使用Modelsim對Quartus II生成的IP Core和相應(yīng)的HDL文件進行功能仿真和時序仿真。這個例子里面使用到了由Quartus II生成的一個片上ROM存儲單元。這種存儲單元和RAM一樣，都是基本的FPGA片上存儲單元，在以后的設(shè)計里面會經(jīng)常使用到。
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FPGA系統(tǒng)設(shè)計的仿真驗證之： 仿真測試文件（Testbench）的設(shè)計方法

  • 隨著設(shè)計量和復(fù)雜度的不斷增加，數(shù)字設(shè)計驗證變得越來越難，所消耗的成本也越來越高。面對這種挑戰(zhàn)，驗證工程師必須依靠相應(yīng)的驗證工具和方法才行。對于大型的設(shè)計，比如上百萬門的設(shè)計驗證，工程師必須使用一整套規(guī)范的驗證工具；而對于較小的設(shè)計，使用具有HDL testbench的仿真器是一個不錯的選擇。
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FPGA設(shè)計開發(fā)軟件Quartus II的使用技巧之： 創(chuàng)建工程設(shè)計文件

  • Quartus II軟件將工程信息存儲在Quartus II工程配置文件中，如表5.1所示。它包含有關(guān)Quartus II工程的所有信息，包括設(shè)計文件、波形文件、SignalTap? II文件、內(nèi)存初始化文件以及構(gòu)成工程的編譯器、仿真器和軟件構(gòu)建設(shè)置。
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FPGA設(shè)計開發(fā)軟件Quartus II的使用技巧之：Quartus II軟件基礎(chǔ)介紹

  • Quartus II設(shè)計軟件是Altera提供的完整的多平臺設(shè)計環(huán)境，能夠直接滿足特定設(shè)計需要，為可編程芯片系統(tǒng)（SOPC）提供全面的設(shè)計環(huán)境。Quartus II軟件含有FPGA和CPLD設(shè)計所有階段的解決方案。
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硬件描述語言Verilog HDL設(shè)計進階之：使用函數(shù)實現(xiàn)簡單的處理器

  • 本實例使用Verilog HDL設(shè)計一個簡單8位處理器，可以實現(xiàn)兩個8位操作數(shù)的4種操作。在設(shè)計過程中，使用了函數(shù)調(diào)用的設(shè)計方法。
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硬件描述語言Verilog HDL設(shè)計進階之：自動轉(zhuǎn)換量程頻率計控制器

  • 本實例使用Verilog HDL設(shè)計一個可自動轉(zhuǎn)換量程的頻率計控制器。在設(shè)計過程中，使用了狀態(tài)機的設(shè)計方法，讀者可根據(jù)綜合實例6的流程將本實例的語言設(shè)計模塊添加到自己的工程中。
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硬件描述語言Verilog HDL設(shè)計進階之： 典型實例-狀態(tài)機應(yīng)用

  • 狀態(tài)機設(shè)計是HDL設(shè)計里面的精華，幾乎所有的設(shè)計里面都或多或少地使用了狀態(tài)機的思想。狀態(tài)機，顧名思義，就是一系列狀態(tài)組成的一個循環(huán)機制，這樣的結(jié)構(gòu)使得編程人員能夠更好地使用HDL語言，同時具有特定風(fēng)格的狀態(tài)機也能提高程序的可讀性和調(diào)試性。
  • 關(guān)鍵字： VerilogHDL  狀態(tài)機  FPGA  
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