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中芯國際采用Cadence數(shù)字流程新增高級功能

  • 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS) 與中芯國際集成電路制造有限公司(“中芯國際”，紐約證券交易所：SMI ，香港聯(lián)交所：981)，中國內(nèi)地規(guī)模最大、技術(shù)最先進(jìn)的集成電路晶圓代工企業(yè)，日前共同宣布中芯國際已采用Cadence? 數(shù)字工具流程，應(yīng)用于其新款SMIC Reference Flow 5.1，一款為低功耗設(shè)計的完整的RTL-GDSII 數(shù)字流程。
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Cadence布線常見問題

  • 1. 怎樣建立自己的元件庫?建立了一個新的project后，畫原理圖的第一步就是先建立 自己所需要的庫，所采用的工具就是part developer. 首先在建立一個存放元件庫的目錄(如mylib)，然后用寫字板打開cds.lib，定義： De
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常見硬件設(shè)計EDA工具之比較

  • 項目中EDA工具是每個工程師必不可少的好幫手，大大加快了我們的設(shè)計進(jìn)程。每一位工程師都應(yīng)該掌握并熟練至少一種EDA工具的使用。在論壇里經(jīng)常能看到新手的經(jīng)典提問：我應(yīng)該學(xué)習(xí)哪種畫圖工具呀?哪種畫圖工具更強(qiáng)大?哪種畫圖工具更好用?網(wǎng)上關(guān)于各種工具功能介紹的資料多如牛毛，EDA工具本身又包含很多版本和獨立功能的工具，初學(xué)者難免無所適從。
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Cadence將分別于9月10、12日在北京和上海舉辦CDNLive 2013用戶大會

  • 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ:CDNS)將分別于9月10日、12日在北京金隅喜來登酒店和上海浦東嘉里大酒店舉辦“CDNLive用戶大會”。此會議集聚中國產(chǎn)業(yè)鏈高階主管、Cadence的技術(shù)使用者、開發(fā)者與業(yè)界專家，分享重要設(shè)計與驗證問題的解決經(jīng)驗，并為實現(xiàn)高階芯片、SoC和系統(tǒng)、IP及工具的新技術(shù)發(fā)現(xiàn)新技術(shù)。
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華力微電子基于Cadence數(shù)字工具開發(fā)55納米參考設(shè)計流程

  • 　　Cadence設(shè)計系統(tǒng)公司與上海華力微電子有限公司，今天共同宣布華力微電子基于Cadence Encounter數(shù)字技術(shù)交付出55納米平臺的參考設(shè)計流程。從現(xiàn)在起，華力微電子首次在其已建立的55 納米工藝平臺上實現(xiàn)了從 RTL到GDSII的完整流程，它也是Cadence與上海華力緊密合作的結(jié)果。 　　在該流程中所使用的Cadence數(shù)字工具包括RTL Compiler、Encounter Digital Implementation 系統(tǒng)、Conformal LEC、QRC Extraction、E
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瑞昱獲授權(quán)使用Cadence Tensilica HiFi 音頻/語音DSP IP內(nèi)核

  • 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ:CDNS)日前宣布，瑞昱半導(dǎo)體公司(Realtek Semiconductor Corp)獲得Cadence Tensilica(Cadence? Tensilica?)授權(quán)，可使用HiFi 音頻/語音DSP(數(shù)字信號處理器)IP內(nèi)核，配合Sensory公司(IC和嵌入式軟件解決方案提供商)的TrulyHandsFree?方案一起，用以實現(xiàn)長時開啟(Always-on)語音控制與識別技術(shù)。
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華力開發(fā)55納米平臺的參考設(shè)計流程

  • 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ:CDNS)與上海華力微電子有限公司，日前共同宣布華力微電子基于Cadence ? Encounter? 數(shù)字技術(shù)交付出55納米平臺的參考設(shè)計流程。從現(xiàn)在起，華力微電子首次在其已建立的55 納米工藝平臺上實現(xiàn)了從 RTL到GDSII的完整流程，它也是Cadence與上海華力緊密合作的結(jié)果。
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ST、ARM和Cadence聯(lián)合向Accellera提交三個新方案

Cadence推出用于PCIe 3.0的SpeedBridge Adapter

  • 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ:CDNS)日前宣布推出全新用于PCIe 3.0的SpeedBridge? Adapter。它為設(shè)計師們提供了一個重要的工具，來驗證和確認(rèn)他們的PCI Express (PCIe) 設(shè)計。
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Cadence協(xié)助創(chuàng)意、聯(lián)電克服先進(jìn)制程設(shè)計挑戰(zhàn)

  • 益華電腦(Cadence Design Systems)近日宣布兩項成功合作案例，其一為設(shè)計服務(wù)業(yè)者創(chuàng)意電子(GUC)運用Cadence Encounter數(shù)位設(shè)計實現(xiàn)系統(tǒng)(Digital Implementation System，EDI)與Cadence Litho Physical Analyzer，成功地完成了20nm系統(tǒng)晶片(SoC)測試晶片的試產(chǎn)。此外晶圓代工大廠聯(lián)電(UMC)已經(jīng)采用Cadence 「設(shè)計中(in-design)」與signoff DFM (design-for-manufa
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聯(lián)華28納米節(jié)點采用Cadence物理和電學(xué)制造性設(shè)計簽收解決方案

  • 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ:CDNS)日前宣布，歷經(jīng)廣泛的基準(zhǔn)測試后，半導(dǎo)體制造商聯(lián)華電子(NYSE：UMC;TWSE：2303)(UMC)已采用Cadence? “設(shè)計內(nèi)”和“簽收”可制造性設(shè)計(DFM)流程對28納米設(shè)計進(jìn)行物理簽收和電學(xué)變量優(yōu)化。
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Cadence采用全新可支持電學(xué)感知設(shè)計的Virtuoso版圖套件

  • 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ:CDNS) 日前宣布推出用于實現(xiàn)電學(xué)感知設(shè)計的Virtuoso?版圖套件，它是一種開創(chuàng)性的定制設(shè)計方法，能提高設(shè)計團(tuán)隊的設(shè)計生產(chǎn)力和定制IC的電路性能。
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臺積電TSMC擴(kuò)大與Cadence在Virtuoso定制設(shè)計平臺的合作

  • 為專注于解決先進(jìn)節(jié)點設(shè)計的日益復(fù)雜性，全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ:CDNS) 日前宣布，臺積電已與Cadence在Virtuoso定制和模擬設(shè)計平臺擴(kuò)大合作以設(shè)計和驗證其尖端IP。
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Cadence解決方案助力創(chuàng)意電子20納米SoC測試芯片成功流片

  • 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ:CDNS) 日前宣布，設(shè)計服務(wù)公司創(chuàng)意電子(GUC)使用Cadence? Encounter?數(shù)字實現(xiàn)系統(tǒng)(EDI)和Cadence光刻物理分析器成功完成20納米系統(tǒng)級芯片(SoC)測試芯片流片。雙方工程師通過緊密合作，運用Cadence解決方案克服實施和可制造性設(shè)計(DFM)驗證挑戰(zhàn)，并最終完成設(shè)計。
  • 關(guān)鍵字： Cadence  DFM  

Cadence解決方案助力創(chuàng)意電子20納米SoC測試芯片成功流片

  • 　　Cadence Encounter數(shù)字實現(xiàn)系統(tǒng)與Cadence光刻物理分析器 　　可降低風(fēng)險并縮短設(shè)計周期 　　全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ:CDNS) 今天宣布，設(shè)計服務(wù)公司創(chuàng)意電子(GUC)使用Cadence? Encounter?數(shù)字實現(xiàn)系統(tǒng)(EDI)和Cadence光刻物理分析器成功完成20納米系統(tǒng)級芯片(SoC)測試芯片流片。雙方工程師通過緊密合作，運用Cadence解決方案克服實施和可制造性設(shè)計(DFM)驗證挑戰(zhàn)，并最終完成設(shè)計。 　　在開發(fā)過程中
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