全球知名電子設計創(chuàng)新領先公司Cadence設計系統(tǒng)公司今日宣布，其數字和定制/模擬分析工具已通過臺積電公司16FF+制程的V0.9設計參考手冊(Design Rule Manual，DRM) 與SPICE認證，相比于原16納米FinFET制程，可以使系統(tǒng)和芯片公司通過此新工藝在同等功耗下獲得15%的速度提升、或者在同等速度下省電30%。目前16FF+ V1.0認證正在進行中，計劃于2014年11月實現。Cadence也和臺積電合作實施了16FF+ 制程定制設計參考流程的多處改進。此外，Cadence也
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Cadence 臺積電 FinFET
全球知名電子設計創(chuàng)新領先公司Cadence設計系統(tǒng)公司，今日宣布臺積電采用了Cadence®16納米FinFET單元庫特性分析解決方案。由Cadence和臺積電共同研發(fā)的單元庫分析工具設置已在臺積電網站上線，臺積電客戶可以直接下載。該設置是以Cadence Virtuoso® Liberate® 特性分析解決方案和Spectre® 電路模擬器為基礎，并涵蓋了臺積電標準單元的環(huán)境設置和樣品模板。
利用本地的Spectre API整合方案，Liberate和Spect
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Cadence 臺積電 FinFET
在高密度互聯技術中，PCB規(guī)模比較大，需要進行團隊合作，接下來，給大家介紹一種合作開發(fā)的方法。
如圖1，為我們需要合作的PCB板。
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圖1
在圖1的中心部分，有一片比較大的FPGA芯片，如果想將該部分的布局、布線讓另外一個同事處理，自己集中精力把其他部分的搞定。那么該怎么辦呢?點擊place->Design Partition，然后點擊create partition，首先劃定一塊區(qū)域。劃定區(qū)域的方法有以下幾種：Add rectangle和Add sh
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cadence PCB
有好幾個同事問我cadence之capture中關于保存元器件封裝的問題。
我們知道，封裝庫的管理是非常重要的事情，是我們所有工程設計的基礎，封裝庫有一丁點的錯誤，可能辛苦幾個月的設計就白費了，比如：電源管腳、地管腳定義錯、地址線數據線接反、多定義管腳、少定義管腳等(原理圖封裝如此，PCB封裝也不例外)，所以針對比較復雜的元器件，比如FPGA、CPU，動輒上千個管腳，如果自己一個管腳一個管腳畫的話，再加上核對的時間，可能需要一周時間，并且還容易出錯。這時候拿來主義就用到了，別人成熟的封裝，調試沒
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cadence capture PCB
8月5日，Cadence公司在上海隆重舉辦年度CDNLive使用者大會。期間，Cadence宣布推出Voltus-Fi定制型電源完整性解決方案，芯片簽收與驗證部門產品營銷總監(jiān)Jerry Zhao向行業(yè)媒體具體講解了新產品的特點。
VoltusTM-Fi定制型電源完整性解決方案具備晶體管級的電遷移和電流電阻壓降分析技術(EMIR)，獲得晶圓廠在電源簽收中SPICE級精度的認證，從而創(chuàng)建了設計收斂的最快路徑。新的解決方案采用Cadence Spectre? APS(Accelerated P
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Cadence Voltus-Fi SPICE 201409
全球電子設計創(chuàng)新領先公司Cadence設計系統(tǒng)公司 (Cadence Design Systems, Inc) 在上海浦東嘉里大酒店舉辦年度CDNLive使用者大會，會議集聚了Cadence的技術用戶、開發(fā)者、業(yè)界專家與行業(yè)媒體700多人，Cadence工具的開發(fā)專家和使用者們面對面分享重要設計與驗證問題的解決經驗，探討高級晶片、SoC和系統(tǒng)的技術潮流趨勢。
5號早上，Cadence公司副總裁兼中國區(qū)總經理劉國軍先生首先代表公司歡迎業(yè)界客戶、合作伙伴、專家學者及媒體朋友的到來。Cadence總裁
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Cadence CDNLive SoC
全球電子設計創(chuàng)新領先公司Cadence設計系統(tǒng)公司今天宣布推出Cadence® Voltus™-Fi定制型電源完整性解決方案(Cadence® Voltus™-Fi Custom Power Integrity Solution)，具備晶體管級的電遷移和電流電阻壓降分析技術(EMIR)，獲得晶圓廠在電源簽收中SPICE級精度的認證，從而創(chuàng)建了設計收斂的最快路徑。新的解決方案采用Cadence Spectre® APS(Accelerated Parall
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Cadence Voltus-Fi EMIR
電子產品世界,為電子工程師提供全面的電子產品信息和行業(yè)解決方案,是電子工程師的技術中心和交流中心,是電子產品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網絡家園
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零中頻放大器 低噪聲 DIS管腳 Cadence
全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司(NASDAQ: CDNS)于2014年5月20日宣布，立即推出基于臺積電16納米FinFET制程的DDR4 PHY IP(知識產權)。16納米技術與Cadence創(chuàng)新的架構相結合，可幫助客戶達到DDR4標準的最高性能，亦即達到3200Mbps的級別，相比之下，目前無論DDR3還是DDR4技術，最高也只能達到2133Mbps的性能。通過該技術，需要高內存帶寬的服務器、網絡交換、存儲器結構和其他片上系統(tǒng)(SoC)現在可以使用Cadence? DD
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Cadence DDR4 PHY IP CRC
全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司(NASDAQ: CDNS)于2014年5月13日宣布，海思半導體(HiSilicon Semi)進一步擴大采用Cadence? Palladium? XP 驗證運算平臺作為其仿真方案，運用于移動和數字媒體System-on-Chip (SoC) 與 ASIC開發(fā)。
海思提供通信網絡和數字媒體的ASICs 和 SoCs，包括網絡監(jiān)控，視頻電話，數字視頻廣播與IPTV解決方案。這些市場的解決方案需要高水準質量與經得起磨練的硬件軟件驗
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Cadence ASICs SoCs
摘要：為了解決高速多層PCB的電源完整性問題，縮短其開發(fā)周期，提高其工作性能，以ARM11核心系統(tǒng)為例，提出利用Cadence PI對PCB進行電源完整性分析的方法。通過對電源系統(tǒng)目標阻抗分析，確定去耦電容的數值，數量以及布局;對電源平面進行直流壓降和電流密度分析，改善PCB設計，優(yōu)化系統(tǒng)的電源完整性。利用動態(tài)電子負載搭建的測試平臺，對電源仿真分析后制作的PCB進行測試，系統(tǒng)電源完整性較好，表明分析的結果是有效的。
隨著現代高速信號的速率越來越快，信號邊緣越來越陡，芯片的供電電壓的進一步降低，時鐘頻率和
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Cadence
全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司日前宣布，展訊通信有限公司(Spreadtrum Inc.)選擇Cadence? Palladium? XP II驗證計算平臺用于系統(tǒng)芯片(SoC)驗證和系統(tǒng)級驗證。展訊使用Palladium XP II的目的是為了縮短芯片的研發(fā)周期，并進一步提高其移動芯片開發(fā)效率。上述芯片主要用于智能手機、功能手機和消費類電子產品?！ 霸诟偁幃惓＜ち业囊苿邮殖衷O備市場上，功耗低與上市
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Cadence Incisive Palladium
? Xilinx,?Inc.?與?Cadence?設計系統(tǒng)公司日前宣布共同合作開發(fā)了業(yè)界首個用于在硬件成型之前對基于Xilinx?Zynq?-7000可擴展式處理平臺(EPP)系統(tǒng)進行系統(tǒng)設計、軟件開發(fā)與測試的虛擬平臺。該方案進一步改善了Xilinx的基于ARM?處理器平臺的開發(fā)環(huán)境，為嵌入式軟件設計師改善了開發(fā)流程，讓軟件內容能夠驅動硬件設計?！ 皬?008年開始，Xilinx已經為Zynq-7000?EPP設計了一套全面的開發(fā)工
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Xilinx Zynq-7000 Cadence
重點： ·?認證確保精確性方面不受影響，并包含用于65納米至14納米FinFET制程的物理驗證簽收的先進技術 ·?雙方共同的客戶可通過它與Cadence?Virtuoso及Encounter平臺的無縫集成進行版圖設計和驗證版圖 全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司今天宣布Cadence??Physical?Verification?System?(PVS)通過了GLOBALFOUNDRIES的認證，可用于65納米
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Cadence FinFET Virtuoso Encounte
重點： ·?Cadence?加速并擴展用于ARM??CoreLink??400?interconnect基于IP系統(tǒng)的Interconnect?Workbench解決方案，提高性能驗證和分析速度 ·?Cadence現在提供ARM?Fast模型，可以和Palladium?XP?II平臺結合起來驗證基于ARMv8的嵌入式操作系統(tǒng) ·?現今可提供支持用于先進聯網、存儲及服務器系統(tǒng)的ARM?AM
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Cadence ARM ARMv8 處理器
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