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基于IP核的FPGA設(shè)計(jì)方法

前　言幾年前設(shè)計(jì)專用集成電路(ASIC) 還是少數(shù)集成電路設(shè)計(jì)工程師的事, 隨著硅的集成度不斷提高,百萬門的ASIC 已不難實(shí)現(xiàn), 系統(tǒng)制造公司的設(shè)計(jì)人員正越來越多地采用ASIC 技術(shù)集成系統(tǒng)級(jí)功能(System L evel In tegrete - SL I) , 或稱片上系統(tǒng)(System on a ch ip ) , 但ASIC 設(shè)計(jì)能力跟不上制造能力的矛盾也日益突出?，F(xiàn)在設(shè)計(jì)人員已不必全部用邏輯門去設(shè)計(jì)ASIC, 類似于用集成電路( IC) 芯片在印制板上的設(shè)計(jì),ASIC 設(shè)計(jì)人員可以應(yīng)用等
關(guān)鍵字： ASIC CPLD FPGA IP 單片機(jī) 嵌入式系統(tǒng)

PDH通信二次群復(fù)接器在CPLD中的實(shí)現(xiàn)

1 引言數(shù)字復(fù)接就是把兩個(gè)或兩個(gè)以上的支路數(shù)字信號(hào)按時(shí)分復(fù)接方式合并成單一的合路數(shù)字信號(hào)。按照各低次群時(shí)鐘的情況，復(fù)接有3種方式：如果各輸入支路數(shù)字信號(hào)相互同步，且與本機(jī)定時(shí)信號(hào)也同步，那么調(diào)整單元只需調(diào)整相位，這就是同步復(fù)接；如果輸入支路數(shù)字信號(hào)不同步且與本機(jī)定時(shí)信號(hào)也異步，那么調(diào)整單元就要對(duì)各支路信號(hào)進(jìn)行頻率和相位的調(diào)整，使之成為同步信號(hào)，這就是異步復(fù)接；如果輸入支路數(shù)字信號(hào)的生效瞬間相對(duì)于本機(jī)對(duì)應(yīng)的定時(shí)信號(hào)是以同一標(biāo)稱速度出現(xiàn)，而速度的任何變化都限制在規(guī)定的容差范圍內(nèi)，這種就是準(zhǔn)同步(PDH
關(guān)鍵字： CPLD PDH 電源技術(shù) 模擬技術(shù)

CPLD在三相PFC矩陣變換器中的應(yīng)用

1 引言隨著電子技術(shù)的不斷發(fā)展，在通訊、控制工程中應(yīng)運(yùn)而生的各種硬件平臺(tái)在功率電子領(lǐng)域中顯示出了獨(dú)有的特色，例如：MCU，DSP和復(fù)雜可編程邏輯器(Complex Programmable Logic Device。簡稱CPLD)等集成度很高的數(shù)字芯片就是以其精度高，溫度漂移小，升級(jí)換代簡便，長期工作不老化等特點(diǎn)，而廣泛用于功率變換器中，且大有取代傳統(tǒng)模擬控制芯片的勢頭。CPLD的多個(gè)通道可以并行工作的這一特點(diǎn)，使得控制三相功率因數(shù)校正(PFC)矩陣變換器的6只雙向開關(guān)同步、協(xié)調(diào)地工作。在此，介紹的
關(guān)鍵字： CPLD 電源技術(shù) 矩陣變換器模擬技術(shù) 三相PFC

基于DSP和CPLD的低功耗多路數(shù)據(jù)處理系統(tǒng)設(shè)計(jì)

引言隨著電子技術(shù)的應(yīng)用和發(fā)展，數(shù)字信號(hào)處理內(nèi)容日益復(fù)雜，同時(shí)，很多情況下要求整個(gè)系統(tǒng)具有低功耗的特點(diǎn)。為滿足這種要求，DSP芯片設(shè)計(jì)技術(shù)也在向低功耗、高性能的方向發(fā)展。從處理速度來看，TMS320VC5502的運(yùn)算能力已經(jīng)達(dá)到了600MMACS，即每秒鐘可以完成6億次乘加運(yùn)算。從功耗來看，TMS320VC5502內(nèi)核電壓只有1.26V，整個(gè)芯片的功耗也大大降低了。本文介紹了基于TMS320VC5502和CPLD XC95144的低功耗多路數(shù)據(jù)處理系統(tǒng)。模擬信號(hào)的輸入經(jīng)過50Hz陷波電路(濾除工頻
關(guān)鍵字： CPLD DSP 單片機(jī) 多路數(shù)據(jù)處理嵌入式系統(tǒng)

MCS-51單片機(jī)與CPLD/FPGA接口邏輯設(shè)計(jì)

在功能上，單片機(jī)與大規(guī)模CPLD有很強(qiáng)的互補(bǔ)性。單片機(jī)具有性能價(jià)格比高、功能靈活、易于人機(jī)對(duì)話、良好的數(shù)據(jù)處理能力濰點(diǎn)；CPLD/FPGA則具有高速、高可靠以及開發(fā)便捷、規(guī)范等優(yōu)點(diǎn)。以此兩類器件相結(jié)合的電路結(jié)構(gòu)在許多高性能儀器儀表和電子產(chǎn)品中仍將被廣泛應(yīng)用。本文就單片機(jī)與CPLD/FPGA的接口方式作一簡單介紹，希望對(duì)從事單片機(jī)和CPLD/FPGA研發(fā)的朋友能有所啟發(fā)。單片機(jī)與CPLD/FPGA的接口方式一般有兩種，即總線方式與獨(dú)立方式，分別說明
關(guān)鍵字： CPLD/FPGA MCS-51 單片機(jī) 邏輯設(shè)計(jì) 嵌入式系統(tǒng)

在CPLD管理下實(shí)現(xiàn)高效多串口中斷源

近幾年來，隨著后PC時(shí)代的來臨，具有簡潔、高效等特點(diǎn)的嵌入式系統(tǒng)得到了飛速的發(fā)展。嵌入式技術(shù)發(fā)展到今天已將各種計(jì)算機(jī)技術(shù)多層次、多方面的交叉融合在了一起。嵌入式系統(tǒng)加快了工業(yè)設(shè)計(jì)進(jìn)程，降低了開發(fā)成本及其風(fēng)險(xiǎn)，使用簡便，擴(kuò)展靈活，高效精簡，可方便地應(yīng)用于各工業(yè)領(lǐng)域。中斷請(qǐng)求采用邊沿觸發(fā)來進(jìn)行中斷檢測，通過將信號(hào)送到特定的引線來檢測中斷。每條引線對(duì)應(yīng)一個(gè)可能的硬件中斷，因?yàn)橄到y(tǒng)不能辨認(rèn)哪個(gè)設(shè)備使用中斷線，所以當(dāng)多個(gè)1個(gè)的設(shè)備被設(shè)置成使用同一個(gè)特定中斷時(shí)就產(chǎn)生了混亂。中斷產(chǎn)生時(shí)，由專用的中斷程序接管系統(tǒng)，首先
關(guān)鍵字： CPLD RS232 串口單片機(jī) 嵌入式系統(tǒng) 中斷源

基于梯形圖-VHDL的CPLD開發(fā)方法研究

本文通過對(duì)一個(gè)典型順序控制電路梯形圖的VHDL程序設(shè)計(jì)與時(shí)序仿真，表明梯形圖-VHDL設(shè)計(jì)方法是正確可行的。
關(guān)鍵字： VHDL CPLD 梯形圖方法研究

CPLD在水下沖擊波記錄儀中的應(yīng)用

1.引言隨著大規(guī)模集成電路和單片機(jī)的迅速發(fā)展，復(fù)雜可編程邏輯器件（CPLD）具有使用靈活、可靠性高、功能強(qiáng)大的優(yōu)點(diǎn)，在電子產(chǎn)品設(shè)計(jì)中得到了廣泛的應(yīng)用。CPLD可實(shí)現(xiàn)在系統(tǒng)編程，重復(fù)多次，而且還兼容IEEE1149.1(JTAG)標(biāo)準(zhǔn)的測試激勵(lì)端和邊界掃描能力，使用CPLD器件進(jìn)行開發(fā)，不僅可以提高系統(tǒng)的集成化程度、可靠性和可擴(kuò)充性，而且大大縮短產(chǎn)品的設(shè)計(jì)周期。由于CPLD采用連續(xù)連接結(jié)構(gòu)，易于預(yù)測延時(shí)，從而使電路仿真更加準(zhǔn)確。CPLD是標(biāo)準(zhǔn)的大規(guī)模集成電路產(chǎn)品，可用于各種數(shù)字邏輯系統(tǒng)
關(guān)鍵字： CPLD 測量測試沖擊波記錄儀

基于CCD的圖像采集處理系統(tǒng)的研究

基于CCD的圖像采集處理系統(tǒng)的研究濟(jì)南山東大學(xué)信息科學(xué)與工程學(xué)院(250100) 黃素貞尹立新張國梁　　摘　要：以CCD作為圖像傳感器,以CPLD作為圖像采集系統(tǒng)的控制核心,以DSP作為基本圖像處理單元,實(shí)現(xiàn)了圖像自動(dòng)采集處理系統(tǒng),完成了圖像的快速采集、存儲(chǔ)及數(shù)據(jù)處理。不僅對(duì)系統(tǒng)的硬件設(shè)計(jì)和軟件設(shè)計(jì)進(jìn)行了討論,而且對(duì)應(yīng)用的算法也進(jìn)行了簡單的介紹。　　關(guān)鍵詞：CPLD CCD A/D DSP 圖像處理　　CCD是一種光電轉(zhuǎn)換式圖像傳感器。它利用光電轉(zhuǎn)換原理把圖像信息直接轉(zhuǎn)換成電信
關(guān)鍵字： A/D CCD CPLD DSP 圖像處理

蓄電池在線監(jiān)測系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

蓄電池在電力系統(tǒng)中是一種必備的后備電源且數(shù)量較多, 其使用壽命和安全可靠性倍受用戶關(guān)注。但由于使用不當(dāng)或者不能及時(shí)維護(hù)，經(jīng)常會(huì)導(dǎo)致蓄電池組中個(gè)別蓄電池的過放電或者早期失效。過放電或者早期失效的個(gè)別蓄電池在后備電源投入使用時(shí),會(huì)嚴(yán)重影響整個(gè)電池組的放電容量,甚至?xí)?dǎo)致整個(gè)供電系統(tǒng)的崩潰。因此，為保證在市電被切斷時(shí)用電設(shè)備能夠安全可靠運(yùn)行,避免蓄電池在長期使用過程中因個(gè)別電池過放電或者失效而引發(fā)事故帶來經(jīng)濟(jì)損失,對(duì)蓄電池進(jìn)行實(shí)時(shí)在線監(jiān)測和及時(shí)的故障診斷成為蓄電池維護(hù)工作的一個(gè)極為重要方面。本文介紹的基于ST
關(guān)鍵字： CPLD 工業(yè)控制監(jiān)測系統(tǒng) 蓄電池工業(yè)控制

FPGA與CPLD的區(qū)別

管ＦＰＧＡ和ＣＰＬＤ都是可編程ＡＳＩＣ器件,有很多共同特點(diǎn),但由于ＣＰＬＤ和ＦＰＧＡ結(jié)構(gòu)上的差異,具有各自的特點(diǎn):①ＣＰＬＤ更適合完成各種算法和組合邏輯,ＦＰＧＡ更適合于完成時(shí)序邏輯。換句話說,ＦＰＧＡ更適合于觸發(fā)器豐富的結(jié)構(gòu),而ＣＰＬＤ更適合于觸發(fā)器有限而乘積項(xiàng)豐富的結(jié)構(gòu)。②ＣＰＬＤ的連續(xù)式布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測的,而ＦＰＧＡ的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測性。 ③在編程上ＦＰＧＡ比ＣＰＬＤ具有更大的靈活性。ＣＰＬＤ通過修改具有固定內(nèi)連電路的邏輯功能來編程,ＦＰＧＡ主要通過
關(guān)鍵字： CPLD FPGA

基于DSP和CPLD的低功耗多路數(shù)據(jù)處理系統(tǒng)設(shè)計(jì)

引言隨著電子技術(shù)的應(yīng)用和發(fā)展，數(shù)字信號(hào)處理內(nèi)容日益復(fù)雜，同時(shí)，很多情況下要求整個(gè)系統(tǒng)具有低功耗的特點(diǎn)。為滿足這種要求，DSP芯片設(shè)計(jì)技術(shù)也在向低功耗、高性能的方向發(fā)展。從處理速度來看，TMS320VC5502的運(yùn)算能力已經(jīng)達(dá)到了600MMACS，即每秒鐘可以完成6億次乘加運(yùn)算。從功耗來看，TMS320VC5502內(nèi)核電壓只有1.26V，整個(gè)芯片的功耗也大大降低了。本文介紹了基于TMS320VC5502和CPLD XC95144的低功耗多路數(shù)據(jù)處理系統(tǒng)。模擬信號(hào)的輸入經(jīng)過50Hz陷波電路(濾除工頻
關(guān)鍵字： ADS7805 CPLD DSP 單片機(jī) 嵌入式系統(tǒng) 數(shù)據(jù)處理

基于CPLD的位同步時(shí)鐘提取電路設(shè)計(jì)

引言異步串行通信是現(xiàn)代電子系統(tǒng)中最常用的數(shù)據(jù)信息傳輸方式之一，一般情況下，為了能夠正確地對(duì)異步串行數(shù)據(jù)進(jìn)行發(fā)送和接收，就必須使其接收與發(fā)送的碼元同步，位同步時(shí)鐘信號(hào)不僅可用來對(duì)輸入碼元進(jìn)行檢測以保證收發(fā)同步，而且在對(duì)接收的數(shù)字碼元進(jìn)行各種處理等過程中，也可以為系統(tǒng)提供一個(gè)基準(zhǔn)的同步時(shí)鐘。本文介紹的位同步時(shí)鐘的提取方案，原理簡單且同步速度較快。整個(gè)系統(tǒng)采用VerilogHDL語言編寫，并可以在CPLD上實(shí)現(xiàn)。位同步時(shí)鐘的提取原理本系統(tǒng)由一個(gè)跳變沿捕捉模塊、一個(gè)狀態(tài)寄存器和一個(gè)可控計(jì)數(shù)器共三
關(guān)鍵字： CPLD 串行通信電源技術(shù) 模擬技術(shù) 同步時(shí)鐘

基于CPLD的雷達(dá)仿真信號(hào)設(shè)計(jì)實(shí)現(xiàn)

引言隨著新一代作戰(zhàn)飛機(jī)大量裝備現(xiàn)役，機(jī)載雷達(dá)設(shè)備的維修任務(wù)越來越繁重，現(xiàn)代化的仿真測試系統(tǒng)成為重要的維修設(shè)備。雷達(dá)信號(hào)的仿真又是測試系統(tǒng)中必不可少的。但采用函數(shù)/任意波發(fā)生器組成測試系統(tǒng)，不僅增加系統(tǒng)成本，而且還給系統(tǒng)軟件設(shè)計(jì)增加不必要的負(fù)擔(dān)。為此，提出了一種基于CPLD的雷達(dá)仿真信號(hào)的實(shí)現(xiàn)方案，它能為機(jī)載雷達(dá)測試系統(tǒng)提供所需的多種典型的重頻脈沖及制導(dǎo)信號(hào)。雷達(dá)仿真信號(hào)發(fā)生器的結(jié)構(gòu) 雷達(dá)仿真信號(hào)發(fā)生器主要由輸入輸出控制和產(chǎn)生仿真信號(hào)的CPLD芯片兩部分組成。輸入輸出控制信號(hào)是利用測試系統(tǒng)的
關(guān)鍵字： CPLD 單片機(jī) 仿真信號(hào) 嵌入式系統(tǒng)

基于TMS320VC33-150的聲探測系統(tǒng)設(shè)計(jì)

引言被動(dòng)聲源探測定位技術(shù)是一種利用聲學(xué)傳聲器陣列和電子裝置接收運(yùn)動(dòng)目標(biāo)的輻射噪聲,以確定目標(biāo)所處位置的技術(shù)。本文正是基于聲探測技術(shù)原理和成熟的微電子技術(shù), 采用TI公司的32位浮點(diǎn)DSP芯片TMS320VC33-150來實(shí)現(xiàn)聲源目標(biāo)的探測定位算法，并輔之以ADC、CPLD、單片機(jī)等器件來實(shí)現(xiàn)聲源信號(hào)的采集、系統(tǒng)邏輯控制以及通信功能。對(duì)于數(shù)字電路的邏輯控制功能，本文選用了Altera公司的CPLD芯片EPM7128AETC100-10來實(shí)現(xiàn)。該芯片功耗低、資源豐富、內(nèi)部延時(shí)固定，有助于時(shí)序邏輯電路的設(shè)計(jì)。本
關(guān)鍵字： CPLD DSP 測量測試單片機(jī) 嵌入式系統(tǒng)