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Mentor Graphics 宣布推出旨在提升測試平臺效率的 EZ-VIP 包

  • 　　Mentor Graphics公司今天宣布即時推出 EZ-VIP 效率包。該效率包面向使用 Questa® Verification IP (QVIP) 的 ASIC 和 FPGA 驗證團隊，可將創(chuàng)建、實例化、配置和連接 QVIP 測試平臺的時間縮短 5 倍以上，從而顯著提高效率。這就意味著，驗證團隊可以將更多的時間花在 QVIP 上，以驗證他們的設計在功能上是否正確。 　　EZ-VIP 包由 QVIP 配置軟件、一個 VIP 調(diào)通服務包和一個全新的 EZ-VIP API 組成。其中，QVI
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【從零開始走進FPGA】 玩轉(zhuǎn)VGA

  • 　　一、VGA的誘惑 　　首先，VGA的驅(qū)動，這事，一般的單片機是辦不到的;由于FPGA的速度，以及并行的優(yōu)勢，加上可現(xiàn)場配置的優(yōu)勢，VGA的配置，只有俺們FPGA可以勝任，也只有FPGA可以隨心所欲地配置(當然ARM也可以，應用比較高吧)。 　　初學者就是喜歡看炫的效果，往往會忍不住想玩。尤其玩FPGA的，沒玩VGA就感到跟單片機沒啥提升，因此VGA的驅(qū)動也不得不講。Bingo當年也是如此。擋不住VGA的誘惑，初學者問Bingo VGA問題的人也是灰常的多，也許一般教科書理論太強，實際應用不是很身后
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英特爾收購阿爾特拉，發(fā)布向GPU的宣戰(zhàn)宣言——新FPGA

  • 看起來效率提升了兩倍，很強大的樣子。
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Altera宣布Stratix 10的創(chuàng)新全面刷新高端FPGA和SoC業(yè)界性能指標記錄

  • 　　Altera公司今天發(fā)布其Stratix® 10 FPGA和SoC體系結(jié)構(gòu)和產(chǎn)品細節(jié)，這一下一代高端可編程邏輯器件在性能、集成度、密度和安全特性方面實現(xiàn)全面突破，勢必將云時代的網(wǎng)絡通信技術(shù)推向又一個巔峰。 　　Stratix 10 FPGA和SoC采用了Altera革命性的HyperFlex™ FPGA架構(gòu)，由Intel® 14 nm三柵極工藝技術(shù)制造，內(nèi)核性能是前一代FPGA的2倍。業(yè)界性能最好、密度最高、具有先進的嵌入式處理功能的FPGA與GPU級別浮點計算性能和異構(gòu)
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FPGA開發(fā)外設子板模塊電路設計詳解

  • 　　FPGA(Field-Programmable Gate Array)，即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA的開發(fā)相對于傳統(tǒng)PC、單片機的開發(fā)有很大不同。FPGA以并行運算為主，以硬件描述語言來實現(xiàn);相比于PC或單片機(無論是馮諾依曼結(jié)構(gòu)還是哈佛結(jié)構(gòu))的順序操作有很大區(qū)別，也造成了FPGA開發(fā)入門較難。目前國內(nèi)有專
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基于FPGA的915MHz射頻讀卡器設計

  • 　　射頻識別(RFID)技術(shù)是一種非接觸式的自動識別技術(shù)，通過射頻信號自動識別目標對象并獲取相關(guān)信息。通常RFID系統(tǒng)主要由應用軟件、射頻卡以及讀卡器三部分構(gòu)成[1]。相對于低頻段的RFID系統(tǒng)，工作在860 MHz～960 MHz的超高頻段(UHF)RFID系統(tǒng)有著讀取距離遠、閱讀速度快等優(yōu)點，是目前國際上RFID技術(shù)發(fā)展的熱點[2]。讀卡器的設計是RFID系統(tǒng)設計中的關(guān)鍵部分，設計方案有很多種。FPGA[3]具有開發(fā)簡單、靜態(tài)可重復編程和動態(tài)在線編程的特點，已經(jīng)成為當今應用最廣泛的可編程專用集成電路。
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FPGA的系統(tǒng)架構(gòu)組成和器件互聯(lián)問題

  • 　　通常來講，“一個好漢三個幫”，一個完整的嵌入式系統(tǒng)中由單獨一個FPGA使用的情況較少。通常由多個器件組合完成，例如由一個FPGA+CPU來構(gòu)成。通常為一個FPGA+ARM，ARM負責軟件配置管理，界面輸入外設操作等操作，F(xiàn)PGA負責大數(shù)據(jù)量運算，可以看做CPU的專用協(xié)處理器來使用，也常會用于擴展外部接口。常用的有ARM+FPGA，DSP+FPGA，或者網(wǎng)絡處理器+FPGA等種種架構(gòu)形式，這些架構(gòu)形式構(gòu)成整個高速嵌入式設備的處理形態(tài)。 　　不得不說的是，隨著技術(shù)的進步，現(xiàn)在CP
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從數(shù)字PWM信號獲得準確、快速穩(wěn)定的模擬電壓

  • 　　引言 　　脈寬調(diào)制(PWM)是從微控制器或FPGA等數(shù)字器件產(chǎn)生模擬電壓的一種常用方法。大多數(shù)微控制器都具有內(nèi)置的專用PWM產(chǎn)生外設，而且其僅需幾行RTL代碼即可從FPGA產(chǎn)生一個PWM信號。如果模擬信號的性能要求不是太嚴格，那么這就是一種簡單和實用的方法，因為它只需要一個輸出引腳，而且與具有一個SPI或I2C接口的數(shù)模轉(zhuǎn)換器(DAC)相比，其代碼開銷是非常低。圖1示出了一款典型應用，其采用一個經(jīng)濾波的數(shù)字輸出引腳來產(chǎn)生一個模擬電壓。 　　該方案的諸多不足之處您不必深究就能發(fā)現(xiàn)。理想情況下，一個1
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FPGA和DDS在信號源中的應用

  • 　　1引言 　　DDS同DSP(數(shù)字信號處理)一樣，是一項關(guān)鍵的數(shù)字化技術(shù)。DDS是直接數(shù)字式頻率合成器(DirectDigitalSynthesizer)的英文縮寫。與傳統(tǒng)的頻率合成器相比，DDS具有低成本、低功耗、高分辨率和快速轉(zhuǎn)換時間等優(yōu)點，廣泛使用在電信與電子儀器領(lǐng)域，是實現(xiàn)設備全數(shù)字化的一個關(guān)鍵技術(shù)。在各行各業(yè)的測試應用中，信號源扮演著極為重要的作用。但信號源具有許多不同的類型，不同類型的信號源在功能和特性上各不相同，分別適用于許多不同的應用。目前，最常見的信號源類型包括任意波形發(fā)生器，函數(shù)發(fā)
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基于FPGA的光纖陀螺儀模擬表頭及其測試系統(tǒng)

  • 　　光纖陀螺是激光陀螺的一種，是慣性技術(shù)和光電子技術(shù)緊密結(jié)合的產(chǎn)物。它利用Sagnac干涉效應，用光纖構(gòu)成環(huán)形光路，并檢測出隨光纖環(huán)的轉(zhuǎn)動而產(chǎn)生的兩路超輻射光束之間的相位差，由此計算出光纖環(huán)旋轉(zhuǎn)的角速度。光纖陀螺儀主要由兩個部分組成。伺服于表頭的調(diào)制解調(diào)電路根據(jù)輸進的電信號，經(jīng)過相應的變換后形成反饋信號送至表頭的相位調(diào)制器中。在實際的應用過程中，相應的調(diào)制解調(diào)電路應該根據(jù)溫度、振動等情況做出相應的改變，才能最大限度地保證陀螺的精度要求。本文設計了一種基于FPGA的測試系統(tǒng)，模擬光纖陀螺儀的表頭，并檢測調(diào)制
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基于Nios II的機器人視覺伺服控制器的研究與設計

  • 　　引言 　　Altera公司的Nios II處理器是可編程邏輯器件的軟核處理器。NiosII軟核處理器和存儲器、I/O接口等外設可嵌入到FPGA中，組成一個可編程單芯片系統(tǒng)(SOPC)，大大降低了系統(tǒng)的成本、體積和功耗。適合網(wǎng)絡、電信、數(shù)據(jù)通信、嵌入式和消費市場等各種嵌入式應用場合。 　　本文提出一個基于Nios II處理器結(jié)構(gòu)的系統(tǒng)用于實現(xiàn)機器人實時運動檢測跟蹤，使用線性卡爾曼濾波器算法來快速完成運動估計及進一步分析和校正，算法中的乘除利用MATLAB/DSP Builder生成的模塊作為Nios
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基于FPGA的三軸伺服控制器的設計優(yōu)化

  • 　　目前伺服控制器的設計多以DSP或MCU為控制核心，但DSP的靈活性不如FPGA，且在某些環(huán)境比較惡劣的條件如高溫高壓下DSP的應用效果會大打折扣，因此以FPGA為控制核心，對應用于機載三軸伺服控制平臺的控制器進行了設計與優(yōu)化。 　　1 總體方案 　　FPGA(Field-Prograromable Gate Array，現(xiàn)場可編程門陣列)是在PAL，GAL，CPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。FPGA采用了邏輯單元陣列LCA(Logic Cell Array)這樣一個概念，內(nèi)部包括可配置
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基于FPGA的伺服驅(qū)動器分周比設計與實現(xiàn)

  • 　　引 言 　　電動機是各類數(shù)控機床的重要執(zhí)行部件。要實現(xiàn)對電動機的精確位置控制，轉(zhuǎn)子的位置必須能夠被精確的檢測出來。光電編碼器是目前最常用的檢測器件。光電編碼器分為增量式、絕對式和混合式。其中，增量式以其構(gòu)造簡單，機械壽命長，易實現(xiàn)高分辨率等優(yōu)點，已被廣泛采用。增量式光電編碼器輸出有A，B，Z三相信號，其中A相和B相相位相差90°，Z相是編碼器的“零位”，每轉(zhuǎn)只輸出一個脈沖。在應用中，經(jīng)常需要對A相、B相正交脈沖按照一定的比例，即分周比進行分頻。分頻的難點是，無論設定分
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小梅哥和你一起深入學習FPGA之數(shù)碼鐘（下）

  • 　　圖中存在較多的模塊，因此在此將每個模塊的功能做簡單介紹： 　　另外，Clock_Control模塊為綜合模塊，內(nèi)部包含了時、分、秒、時鐘計數(shù)器模塊和時間設定模塊，該模塊的內(nèi)部結(jié)構(gòu)這里小梅哥不做過多介紹，詳細請參看代碼。 　　五、 代碼組織方式 　　本實驗主要學習由頂向下的設計流程，代碼均為常見風格，這里不多做介紹。希望讀者能夠通過代碼架構(gòu)，學習領(lǐng)會這種自頂向下的設計結(jié)構(gòu)的優(yōu)勢。 　　六、 關(guān)鍵代碼解讀 　　本設計中，頂層模塊主要實現(xiàn)了各個模塊的例化和數(shù)碼管顯示使能的多路控制，相信看了圖4
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FPGA、CPU、DSP的競爭與融合

  • 　　對FPGA技術(shù)來說，早期研發(fā)在5年前就已開始嘗試采用多核和硬件協(xié)處理加速技術(shù)朝系統(tǒng)并行化方向發(fā)展。在實際設計中，F(xiàn)PGA已經(jīng)成為CPU的硬件協(xié)加速器，很多芯片廠商采用了硬核或軟核CPU+FPGA的模式，今后這一趨勢也將繼續(xù)下去。 　　CPU+FPGA模式的興起 　　賽靈思根據(jù)市場需求，率先于2010年4月28日發(fā)布了集成ARM Cortex-A9CPU和28nmFPGA的可擴展式處理平臺(Extensible Processing Platform)架構(gòu)。 　　該公司全球市場營銷及業(yè)務開發(fā)高級副
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fpga ip介紹

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