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基于FPGA的雙圖像傳感器設(shè)計(jì)方案

　　當(dāng)人們考慮有兩個(gè)圖像傳感器的應(yīng)用時(shí)，首先很可能想到的是一個(gè)三維攝相機(jī)。不過，也有許多設(shè)計(jì)可以通過使用來自兩個(gè)圖像傳感器的數(shù)據(jù)進(jìn)行改善;一個(gè)例子是汽車司機(jī)錄像機(jī)(CDR)的黑盒子，這通常是安裝在后視鏡附近，擁有兩個(gè)攝像機(jī)(圖1)。一個(gè)攝像機(jī)朝向擋風(fēng)玻璃，而另一個(gè)攝像機(jī)指向司機(jī)。在本地的存儲(chǔ)器芯片中存儲(chǔ)攝像機(jī)的視頻，如果有意外事故或疑問，可以進(jìn)行檢索。　　基于FPGA的雙圖像傳感器設(shè)計(jì)方案.pdf
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【從零開始走進(jìn)FPGA】隨心所欲——DIY 系統(tǒng)板

　　就算你代碼再怎么牛逼，硬件描述語言再怎么熟練，沒有認(rèn)知FPGA的工作原理，一切都是浮云。因此，在真正開始實(shí)戰(zhàn)演練之前，Bingo將首先介紹FPGA最小工作配置要求，以及一些基本的外設(shè)，并通過DIY CPLD/FPGA系統(tǒng)板案例的分析講解，用淺顯易懂的語言，讓初學(xué)者深刻認(rèn)識(shí)CPLD/FPGA的工作原理，能夠有一個(gè)更深刻的軟硬件思維。　　一、Altium Designer 09 winter 軟件介紹　　　　Layout的軟件有很多，包括Altium Designer、P
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零基礎(chǔ)學(xué)FPGA（八）手把手解析時(shí)序邏輯乘法器代碼

　　上次看了一下關(guān)于乘法器的Verilog代碼，有幾個(gè)地方一直很迷惑，相信很多初學(xué)者看這段代碼一定跟我當(dāng)初一樣，看得一頭霧水，在網(wǎng)上也有一些網(wǎng)友提問，說這段代碼不好理解，今天小墨同學(xué)就和大家一起來看一下這段代碼，我會(huì)親自在草稿紙上演算，盡量把過程寫的詳細(xì)些，讓更多的人了解乘法器的設(shè)計(jì)思路。　　下面是一段16位乘法器的代碼，大家可以先瀏覽一下，之后我再做詳細(xì)解釋　　module mux16( 　　clk,rst_n, 　　start,ain,bin,yout,done 　　); 　　inpu
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20個(gè)Nios Ⅱ的經(jīng)典設(shè)計(jì)，提供軟硬件架構(gòu)、流程、算法

　　Nios Ⅱ嵌入式處理器是ALTERA公司推出的采用哈佛結(jié)構(gòu)、具有32位指令集的第二代片上可編程的軟核處理器, 其最大優(yōu)勢(shì)和特點(diǎn)是模塊化的硬件結(jié)構(gòu), 以及由此帶來的靈活性和可裁減性。本文基于Nios Ⅱ介紹20款經(jīng)典設(shè)計(jì)方案，供大家參考。　　基于NiosⅡ的U盤安全控制器設(shè)計(jì) 　　本文針對(duì)U盤的安全隱患，分析目前較為常見的解決方法，利用SoPC技術(shù)，設(shè)計(jì)實(shí)現(xiàn)了一款基于NiosⅡ處理器的U盤安全控制器。該控制器位于PC機(jī)和U盤之間，通過對(duì)U盤進(jìn)行扇區(qū)級(jí)的加解密操作，將普通U盤升級(jí)為安全U盤，保證U
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基于NiosⅡ的直流電機(jī)PID調(diào)速控制系統(tǒng)設(shè)計(jì)與應(yīng)用方案

　　引言　　以往的直流電機(jī)調(diào)速系統(tǒng)通常采用單片機(jī)或DSP進(jìn)行控制，而單片機(jī)需要使用大量的外圍電路，且系統(tǒng)的可升級(jí)性差，如更換控制器，往往要對(duì)整個(gè)軟硬件進(jìn)行重新設(shè)計(jì)，可重用性不高。而采用DSP作為主要控制器，如果碰到處理多任務(wù)系統(tǒng)時(shí)，一片DSP不能勝任，這時(shí)就需要再擴(kuò)展一片DSP或者FPGA芯片來輔助控制，從而實(shí)行雙芯片控制模式。但這樣做，既增加了兩個(gè)處理器之間同步和通信的負(fù)擔(dān)，又使系統(tǒng)實(shí)時(shí)性變壞，延長系統(tǒng)開發(fā)時(shí)間?；谝陨洗祟悊栴}，本文提出了采用Altera公司推出的NiosⅡ軟核來控制直流電機(jī)調(diào)速系
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基于NiosⅡ處理器的多功能計(jì)數(shù)器系統(tǒng)設(shè)計(jì)

　　系統(tǒng)以FPGA為核心,通過對(duì)正弦信號(hào)進(jìn)行濾波、放大整形后得到標(biāo)準(zhǔn)的方波,由FPGA對(duì)其頻率、周期及相位差進(jìn)行測(cè)量。頻率、周期測(cè)量采用等精度測(cè)量法,其具有精度高的特點(diǎn);相位差測(cè)量采用鑒相器分辨出相位差后測(cè)量其高電平所占比例測(cè)量。摒棄傳統(tǒng)的FPGA+單片機(jī)方案,利用SOPC Builder在FPGA上構(gòu)建Nios Ⅱ處理器對(duì)測(cè)量的數(shù)據(jù)進(jìn)行數(shù)據(jù)處理及顯示,實(shí)現(xiàn)了頻率、周期、相位差測(cè)量的片上系統(tǒng)(SOPC),提高了系統(tǒng)的穩(wěn)定性、降低了布線難度。　　基于Nios_處理器的多功能計(jì)數(shù)器系統(tǒng)設(shè)計(jì).pdf
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基于NiosⅡ的1553B總線通訊模塊設(shè)計(jì)與開發(fā)

　　自2005年9月LXI總線推出以來，已經(jīng)顯示出其組建測(cè)試系統(tǒng)的眾多優(yōu)點(diǎn)。基于LXI總線組建測(cè)試系統(tǒng)具有易于使用、靈活性高、模塊化和可擴(kuò)縮性、實(shí)現(xiàn)更快的系統(tǒng)吞吐率、可分布式應(yīng)用、長壽命、低成本、通過IEEE1588時(shí)鐘同步、機(jī)架空間小、合成儀器等諸多優(yōu)點(diǎn)。　　1553B總線的全名為“時(shí)分制指令/響應(yīng)式多路傳輸數(shù)據(jù)總線”，國內(nèi)多型戰(zhàn)斗機(jī)、軍艦等武器平臺(tái)都采用其作為傳輸總線。因此研制基于LXI總線的1553B通訊模塊，不僅能滿足多型武器裝備對(duì)1553B總線的測(cè)試需求，也對(duì)LXI總
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京微雅格FPGA的仿真方法

　　京微雅格是世界上除美國硅谷以外唯一自主研發(fā)并成功量產(chǎn)現(xiàn)場(chǎng)可編程邏輯(FPGA)芯片的公司，目前擁有數(shù)百項(xiàng)技術(shù)專利和近百款產(chǎn)品。目前，已經(jīng)有越來越多的用戶都開始使用國產(chǎn)FPGA來做自己的設(shè)計(jì)，然而在FPGA的開發(fā)過程中，免不了要對(duì)設(shè)計(jì)進(jìn)行仿真。京微雅格的FPGA是支持在modelsim中進(jìn)行仿真的。　　京微雅格的FPGA需要在Primace軟件中進(jìn)行開發(fā)，為了便于客戶進(jìn)行仿真設(shè)計(jì)，在Primace5.0及以上版本都支持在工程中直接調(diào)用仿真工具M(jìn)odelsim。同時(shí)，也支持在modelsim中直接進(jìn)行
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利用Spartan-3 FPGA實(shí)現(xiàn)高性能DSP功能

　　Spartan-3 FPGA能以突破性的價(jià)位點(diǎn)實(shí)現(xiàn)嵌入式DSP功能。本文闡述了Spartan-3 FPGA針對(duì)DSP而優(yōu)化的特性，并通過實(shí)現(xiàn)示例分析了它們?cè)谛阅芎统杀旧系膬?yōu)勢(shì)。　　所有低成本的FPGA都以頗具吸引力的價(jià)格提供基本的邏輯性能，并能滿足廣泛的多用途設(shè)計(jì)需求。然而，當(dāng)考慮在FPGA構(gòu)造中嵌入DSP功能時(shí)，必須選擇高端FPGA以獲得諸如嵌入式乘法器和分布式存儲(chǔ)器等平臺(tái)特性。　　Spartan-3 FPGA的面世改變了嵌入式DSP的應(yīng)用前景。雖然Spartan-3系列器件的價(jià)位可能較低，
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意法半導(dǎo)體(ST)與米蘭理工大學(xué)通過PFGA合作開發(fā)FASTER 3D圖形應(yīng)用系統(tǒng)

　　橫跨多重電子應(yīng)用領(lǐng)域、全球領(lǐng)先的半導(dǎo)體供應(yīng)商意法半導(dǎo)體(STMicroelectronics，簡(jiǎn)稱ST)宣布對(duì)基于射線跟蹤 (ray-tracing) 技術(shù)的實(shí)驗(yàn)性3D圖形應(yīng)用系統(tǒng)進(jìn)行測(cè)試驗(yàn)證。該解決方案采用一顆與現(xiàn)場(chǎng)可編程門陣列 (FPGA, Field-Programmable Gate Array) 相連、基于ARM®處理器的測(cè)試芯片。FASTER 研發(fā)項(xiàng)目以“簡(jiǎn)化分析合成技術(shù)，實(shí)現(xiàn)有效配置”為目標(biāo)，是意法半導(dǎo)體與米蘭理工大學(xué) (Politecnico di Mi
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【從零開始走進(jìn)FPGA】創(chuàng)造平臺(tái)——Quartus II 11.0 套件安裝指南

　　一、Altera Quartus II 11.0套件介紹　　所謂巧婦難為無米之炊，再強(qiáng)的軟硬件功底，再多的思維創(chuàng)造力，沒有軟件的平臺(tái)，也只是徒勞。因此，一切創(chuàng)造的平臺(tái)——Quartus II 軟件安裝，由零開啟的世界，便從此開始。　　自從Bingo 2009年開始接觸FPGA，Quartus II 版本的軟件從n年前的5.1版本到今天的最新發(fā)布的11.0，都使用過;當(dāng)然對(duì)于軟件核心構(gòu)架而言，萬變不離其宗。雖然多多少少有點(diǎn)bug，但這10多個(gè)版本發(fā)展到了現(xiàn)在，能看到Alt
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零基礎(chǔ)學(xué)FPGA（七）淺談狀態(tài)機(jī)

　　今天我們來寫狀態(tài)機(jī)。　　關(guān)于狀態(tài)機(jī)呢，想必大家應(yīng)該都接觸過，通俗的講就是數(shù)電里我們學(xué)的狀態(tài)轉(zhuǎn)換圖。狀態(tài)機(jī)分為兩中類型，一種叫Mealy型，一種叫Moore型。前者就是說時(shí)序邏輯的輸出不僅取決于當(dāng)前的狀態(tài)，還取決于輸入，而后者就是時(shí)序邏輯的輸出僅僅取決于當(dāng)前的狀態(tài)。下面兩個(gè)圖分別表示兩種不同的狀態(tài)機(jī)。　　 ? 　　 ? 　　下面我們就通過代碼來寫一下狀態(tài)機(jī)，以下面的狀態(tài)轉(zhuǎn)換圖為例　　 ? 　　首先，是一種典型的狀態(tài)機(jī)寫法，這種寫法我們稱為
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零基礎(chǔ)學(xué)FPGA（六）今天講習(xí)題

　　習(xí)題呢，來自夏雨聞老師的那本教材，就挑幾個(gè)感覺自己做著有點(diǎn)難度的寫寫吧　　 ? 　　這個(gè)題呢剛開始我是沒看明白，記得書上只講了我們習(xí)慣上的用法，這種用法我是沒見過，問了下別人才知道，Verilog中一般是左高右低。第一個(gè)沒問題，第二個(gè)，input [0:2] IP,習(xí)慣上我們這樣寫 input [2:0] IP，這里兩個(gè)是等價(jià)的，即表示第0 .1 .2 三位。第三個(gè)，wire [16:23] A,也是，左高右低，表示第16.17.....22. 23位，左高右低就這樣記就好了。
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基于MicroBlaze軟核的FPGA片上系統(tǒng)設(shè)計(jì)

　　Xilinx公司的MicroBlaze 32位軟處理器核是支持CoreConnect總線的標(biāo)準(zhǔn)外設(shè)集合。MicroBlaze處理器運(yùn)行在150MHz時(shí)鐘下，可提供125 D-MIPS的性能，非常適合設(shè)計(jì)針對(duì)網(wǎng)絡(luò)、電信、數(shù)據(jù)通信和消費(fèi)市場(chǎng)的復(fù)雜嵌入式系統(tǒng)。　　1 MicroBlaze的體系結(jié)構(gòu) 　　MicroBlaze 是基于Xilinx公司FPGA的微處理器IP核，和其它外設(shè)IP核一起，可以完成可編程系統(tǒng)芯片(SOPC)的設(shè)計(jì)。MicroBlaze 處理器采用RISC架構(gòu)和哈佛結(jié)構(gòu)的32位指令和
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基于MicroBlaze嵌入式Web服務(wù)器設(shè)計(jì)

　　1 引言　　由于Internet技術(shù)的滲透，嵌入式系統(tǒng)正變得越來越智能化并具有越來越多的網(wǎng)絡(luò)友好特性。Web技術(shù)的飛速發(fā)展，給嵌入式系統(tǒng)進(jìn)入Internet提供絕佳的途徑。在現(xiàn)場(chǎng)儀表和企業(yè)設(shè)備層應(yīng)用嵌入式技術(shù)是企業(yè)監(jiān)控系統(tǒng)的發(fā)展趨勢(shì)。與現(xiàn)場(chǎng)總線技術(shù)相比，嵌入式技術(shù)不僅為開發(fā)者提供了大量的工具和函數(shù)庫，而且減少了傳統(tǒng)的客戶端，減少了二次開發(fā)的工作量;而把嵌入式技術(shù)和Internet技術(shù)結(jié)合起來，使得整個(gè)工控網(wǎng)絡(luò)易于和Internet實(shí)現(xiàn)無縫連接;現(xiàn)在多數(shù)企業(yè)控制網(wǎng)絡(luò)是通過專用線路進(jìn)行數(shù)據(jù)通信，其通信
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fpga介紹

FPGA是英文Field－Programmable Gate Array的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可 [ 查看詳細(xì) ]