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DSP和FPGA在圖像傳輸系統(tǒng)中的應(yīng)用和實現(xiàn)
- 摘 要:本文重點介紹基于DSP和FPGA、采用中頻數(shù)字化方法,以及QPSK擴(kuò)頻調(diào)制技術(shù)來實現(xiàn)圖像的無線傳輸。對擴(kuò)頻通信系統(tǒng)的同步問題提出了一種實現(xiàn)方法,并給出了部分實驗結(jié)果。關(guān)鍵詞:圖像傳輸;擴(kuò)頻通信;同步;FPGA;DSP 視頻通信是目前計算機(jī)和通信領(lǐng)域的一個熱點。而無線擴(kuò)頻與有線相比,有其固有的優(yōu)越性,如聯(lián)網(wǎng)方便、費用低廉等。所以開發(fā)無線擴(kuò)頻實時圖像傳輸系統(tǒng)有很高的實用價值。 系統(tǒng)設(shè)計在短距離通信中,通常可以在收發(fā)端加入奇偶校驗、累加和校驗等出錯重發(fā)的防噪聲措施
- 關(guān)鍵字: DSP FPGA 擴(kuò)頻通信 同步 圖像傳輸
頻分分路中高速FFT的實現(xiàn)
- 摘 要:本文介紹了多相陣列FFT在星上多載波數(shù)字化分路中的應(yīng)用,并針對星上處理的實時高速處理要求,提出了一種FFT的實現(xiàn)方案,并用一片F(xiàn)PGA芯片驗證了其正確性和可行性。關(guān)鍵詞:FFT;FPGA;頻分分路 多載波信號的數(shù)字化分路是衛(wèi)星通信星上處理技術(shù)的關(guān)鍵技術(shù)之一,數(shù)字化分路技術(shù)主要有并行濾波器組分路、樹形濾波器組分路和多相陣列FFT分路三種。在通道數(shù)較多時,多相陣列FFT有效地使用了抽取技術(shù),且FFT算法具有很高的計算效率,本文所討論的就是該方法中FFT的實現(xiàn)。
- 關(guān)鍵字: FFT FPGA 頻分分路
基于FPGA的可編程定時器/計數(shù)器8253的設(shè)計與實現(xiàn)
- 摘 要:本文介紹了可編程定時器/計數(shù)器8253的基本功能,以及一種用VHDL語言設(shè)計可編程定時器/計數(shù)器8253的方法,詳述了其原理和設(shè)計思想,并利用Altera公司的FPGA器件ACEX 1K予以實現(xiàn)。關(guān)鍵詞:FPGA;IP;VHDL 引言在工程上及控制系統(tǒng)中,常常要求有一些實時時鐘,以實現(xiàn)定時或延時控制,如定時中斷,定時檢測,定時掃描等,還要求有計數(shù)器能對外部事件計數(shù)。要實現(xiàn)定時或延時控制,有三種主要方法:軟件定時、不可編程的硬件定時、可編程的硬件定時器。其中可編
- 關(guān)鍵字: FPGA IP VHDL
256級灰度LED點陣屏顯示原理及基于FPGA的電路設(shè)計
- 摘 要:本文提出了一種LED點陣屏實現(xiàn)256級灰度顯示的新方法。詳細(xì)分析了其工作原理。并依據(jù)其原理,設(shè)計出了基于FPGA 的控制電路。關(guān)鍵詞:256級灰度;LED點陣屏;FPGA;電路設(shè)計 引言256級灰度LED點陣屏在很多領(lǐng)域越來越顯示出其廣闊的應(yīng)用前景,本文提出一種新的控制方式,即逐位分時控制方式。隨著大規(guī)??删幊踢壿嬈骷某霈F(xiàn),由純硬件完成的高速、復(fù)雜控制成為可能。 逐位分時點亮工作原理所謂逐位分時點亮,即從一個字節(jié)數(shù)據(jù)中依次提取出一位數(shù)據(jù),分8次點亮對應(yīng)的像
- 關(guān)鍵字: 256級灰度 FPGA LED點陣屏 電路設(shè)計 發(fā)光二極管 LED
一種高效的復(fù)信號處理芯片設(shè)計
- 摘 要:本文提出了一種高效的復(fù)信號處理芯片的設(shè)計方法。本芯片是某雷達(dá)信號處理機(jī)的一部分,接收3組ADC的輸出復(fù)數(shù)據(jù),依次完成去直流、加窗、512點FFT、求功率譜和累加3組信號的功率譜等功能。在這5種功能中,加窗、512點FFT和求功率譜復(fù)用一個蝶形單元。本芯片由單片F(xiàn)PGA實現(xiàn),計算精度高、速度較快,滿足雷達(dá)系統(tǒng)的實時處理要求。關(guān)鍵詞: FFT;蝶形單元;塊浮點;功率譜; FPGA 引言復(fù)信號處理芯片是某雷達(dá)系統(tǒng)的一部分。雷達(dá)系統(tǒng)的實時處理特點要求芯片運
- 關(guān)鍵字: FFT FPGA 蝶形單元 功率譜 塊浮點
基于AD9430的數(shù)據(jù)采集系統(tǒng)設(shè)計
- 摘 要:本文介紹了高速ADC AD9430的功能,詳細(xì)說明了使用高速FPGA來控制AD9430構(gòu)成高速(140MSPS)、高精度(12位)數(shù)據(jù)采集系統(tǒng)的設(shè)計方法,并給出了具體實現(xiàn)的系統(tǒng)框圖和測試結(jié)果。關(guān)鍵詞:數(shù)據(jù)采集;FPGA;AD9430引言結(jié)合實際任務(wù)的要求,本文提出了一種基于AD9430的高速數(shù)據(jù)采集系統(tǒng),主要用于采集雷達(dá)回波。在這個系統(tǒng)中,選用高速邏輯器件控制A/D轉(zhuǎn)換和FIFO存儲,同時通過FPDP(Front Panel Data Port)總線將采集的數(shù)據(jù)發(fā)送出去。由
- 關(guān)鍵字: AD9430 FPGA 數(shù)據(jù)采集
基于FPGA的非對稱同步FIFO設(shè)計
- 摘 要:本文在分析了非對稱同步FIFO的結(jié)構(gòu)特點及其設(shè)計難點的基礎(chǔ)上,采用VHDL描述語言,并結(jié)合FPGA,實現(xiàn)了一種非對稱同步FIFO的設(shè)計。關(guān)鍵詞:非對稱同步FIFO;VHDL;FPGA;DLL;BlockRAM引言FIFO是一種常用于數(shù)據(jù)緩存的電路器件,可應(yīng)用于包括高速數(shù)據(jù)采集、多處理器接口和通信中的高速緩沖等各種領(lǐng)域。然而在某些應(yīng)用,例如在某數(shù)據(jù)采集和處理系統(tǒng)中,需要通過同步FIFO來連接8位A/D和16位數(shù)據(jù)總線的MCU,但是由于目前同步FIFO器件的輸入與輸
- 關(guān)鍵字: BlockRAM DLL FPGA VHDL 非對稱同步FIFO 存儲器
基于FPGA的高速數(shù)字鎖相環(huán)的設(shè)計與實現(xiàn)
- 摘 要:本文提出了一種利用邊沿觸發(fā)鑒相縮短鎖相環(huán)捕獲時間的方案,并詳細(xì)介紹了該方案基于FPGA的實現(xiàn)方法。通過對所設(shè)計的鎖相環(huán)進(jìn)行計算機(jī)仿真和硬件測試,表明該方案確實可以提高鎖相環(huán)的捕獲性能。關(guān)鍵詞:數(shù)字鎖相環(huán)(DPLL);捕獲時間;FPGA;VHDL引言捕獲時間是鎖相環(huán)的一個重要參數(shù),指的是鎖相環(huán)從起始狀態(tài)到達(dá)鎖定狀態(tài)所需時間。在一些系統(tǒng)中,如跳頻通信系統(tǒng),由于系統(tǒng)工作頻率不斷地發(fā)生快速變化(每秒幾百次到幾千次,甚至高達(dá)上萬次),要求鎖相環(huán)能夠?qū)π盘栂辔豢焖俨东@。因此
- 關(guān)鍵字: FPGA VHDL 捕獲時間 數(shù)字鎖相環(huán)(DPLL)
基于FPGA的同步測周期高精度數(shù)字頻率計的設(shè)計
- 摘 要:本文介紹了一種同步測周期計數(shù)器的設(shè)計,并基于該計數(shù)器設(shè)計了一個高精度的數(shù)字頻率計。文中給出了計數(shù)器的VHDL編碼,并對頻率計的FPGA實現(xiàn)進(jìn)行了仿真驗證,給出了測試結(jié)果。關(guān)鍵詞:頻率計;VHDL;FPGA;周期測量 在現(xiàn)代數(shù)字電路設(shè)計中,采用FPGA結(jié)合硬件描述語言VHDL可以設(shè)計出各種復(fù)雜的時序和邏輯電路,具有設(shè)計靈活、可編程、高性能等優(yōu)點。本文將介紹一種基于FPGA,采用同步測周期的方法來實現(xiàn)寬頻段高精度數(shù)字頻率計的設(shè)計。 圖1 同步測周期計數(shù)器
- 關(guān)鍵字: FPGA VHDL 頻率計 周期測量
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