基于AD9430的數(shù)據(jù)采集系統(tǒng)設計

摘   要：本文介紹了高速ADC AD9430的功能，詳細說明了使用高速FPGA來控制AD9430構成高速(140MSPS)、高精度(12位)數(shù)據(jù)采集系統(tǒng)的設計方法，并給出了具體實現(xiàn)的系統(tǒng)框圖和測試結果。
關鍵詞：數(shù)據(jù)采集；FPGA；AD9430

引言
結合實際任務的要求，本文提出了一種基于AD9430的高速數(shù)據(jù)采集系統(tǒng)，主要用于采集雷達回波。在這個系統(tǒng)中，選用高速邏輯器件控制A/D轉換和FIFO存儲，同時通過FPDP(Front Panel Data Port)總線將采集的數(shù)據(jù)發(fā)送出去。由于系統(tǒng)中的信號采集與數(shù)據(jù)傳輸獨立于微機的CPU，從而大大地提高了數(shù)據(jù)采集與傳輸?shù)乃俣取?/p>

AD9430的主要特性
AD9430是ADI公司推出的一款12位高速、低功耗ADC。它采用3.3V單一電源供電，其最高轉換速率能夠達到210MSPS，而且在較寬的頻帶范圍內仍然具有較好的動態(tài)特性。AD9430片內自帶的采樣保持器、參考電壓源和數(shù)據(jù)時鐘輸出信號則為系統(tǒng)設計提供了更加簡捷的解決方案。
AD9430有兩種數(shù)據(jù)輸出接口模式，即雙端口3.3V CMOS輸出和LVDS輸出。AD9430正常工作后，每個時鐘周期進行一次A/D轉換，在時鐘信號的上升沿對輸入模擬信號進行采樣，通過內部緩沖、采樣保持器和編碼之后，轉換結果被鎖存到輸出寄存器，而且AD9430的輸出數(shù)據(jù)存在固定的流水延遲。

采集系統(tǒng)的構成及工作原理
系統(tǒng)的結構如圖1所示。
所有系統(tǒng)時序和控制邏輯統(tǒng)一由FPGA產生，同時FPGA還完成采集數(shù)據(jù)的打包，形成一定的數(shù)據(jù)幀格式。另外，和微機的接口通過ISA總線相連，F(xiàn)PDP接口則用于高速數(shù)據(jù)的硬盤存儲。
系統(tǒng)上電后AD9430一直工作，當系統(tǒng)檢測到同步脈沖后開始啟動內部延遲計數(shù)，采樣點數(shù)和延遲時間可以通過上位機程序設定。當延遲計數(shù)減至零后開始存儲采集數(shù)據(jù)，在存儲數(shù)據(jù)的同時，F(xiàn)PDP總線將存儲在FIFO內部的數(shù)據(jù)發(fā)送給數(shù)據(jù)存儲卡。在系統(tǒng)檢測到下一個同步脈沖后進行下一次數(shù)據(jù)采集過程。

高速數(shù)據(jù)采集系統(tǒng)的實現(xiàn)
A/D轉換電路的設計
通過表1可以將AD9430的幾個控制信號引腳配置為指定的工作模式，本系統(tǒng)按照表1中說明的電平值進行配置。
另外，模擬前端采用變壓器(ADT1-1WT)耦合，通過變壓器將單端輸入中頻信號轉換為差分信號后送給ADC的差分輸入端。數(shù)據(jù)同步輸入信號通過上電復位信號來實現(xiàn)，它可以用來控制AD9430的開/關。
采樣時鐘包括內、外時鐘兩種模式，內時鐘由板上具有高穩(wěn)定度的溫補晶振提供，板上晶振輸出信號為140MHz的正弦波。由于內、外時鐘都是單端輸入，因此需要進行T/E變換之后才能作為AD9430的采樣時鐘，而T/E變換則可以通過Synergy公司的SY100EL15L芯片來實現(xiàn)。
數(shù)據(jù)緩存電路
AD9430在CMOS工作模式下，時鐘信號二分頻后由DCO+和DCO-兩端口輸出，該數(shù)據(jù)時鐘輸出信號可以直接作為數(shù)據(jù)鎖存時鐘，而且時鐘失真很低。由于AD9430數(shù)據(jù)轉換輸出的速度非?？欤虼?，在各輸出端口還應另加鎖存電路，以確保FIFO所接收數(shù)據(jù)的正確性。
本設計中FIFO選用IDT72V36110，它是IDT公司推出的低功耗、大容量的同步FIFO，其存取時間為7.5ns，容量為128K