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零基礎學FPGA（十）初入江湖之i2c通信

  • 　　相信學過單片機的同學對I2C總線都不陌生吧，今天我們來學習怎么用verilog語言來實現(xiàn)它，并在FPGA學習版上顯示。 　　i2c總線在近年來微電子通信控制領域廣泛采用的一種新型的總線標準，他是同步通信的一種特殊方式，具有接口少，控制簡單，器件封裝形式小，通信速率高等優(yōu)點。在主從通信中，可以有多個i2c總線器件同時接到i2c總線上，所有與i2c兼容的器件都有標準的接口，通過地址來識別通信對象，使他們可以經(jīng)由i2c總線互相直接通信。 　　i2c總線由兩條線控制，一條時鐘線SCL，一條數(shù)據(jù)線SDA，這
  • 關鍵字： FPGA  i2c  verilog  

【從零開始走進FPGA】路在何方——Verilog快速入門

  • 　　一、關于HDL 　　1. HDL簡介 　　HDL ： Hardware Discription Language 硬件描述語言，即描述FPGA/CPLD內(nèi)部邏輯門的工作狀態(tài)，來實現(xiàn)一定電路。 　　隨著EDA技術的發(fā)展，使用硬件語言設計PLD/FPGA成為一種趨勢。目前硬件描述語言有VHDL、Verilog、Superlog、System C、Cynlib C++、C Level等。 各種語言有各種優(yōu)勢，根據(jù)業(yè)界應用而定。 　　2. VHDL和Verilog區(qū)別 　　在業(yè)界，VHDL和Veri
  • 關鍵字： FPGA  Verilog  

不同的verilog代碼風格看RTL視圖之一

  • 　　剛開始玩CPLD/FPGA開發(fā)板的時候使用的一塊基于EPM240T100的板子，alter的這塊芯片雖說功耗小體積小，但是資源還是很小的，你寫點稍微復雜的程序，如果不注意coding style，很容易就溢出了。當時做一個三位數(shù)的解碼基本就讓我苦死了，對coding style的重要性也算是有一個比較深刻的認識了。 　　后來因為一直在玩xilinx的spartan3 xc3s400，這塊芯片資源相當豐富，甚至于我在它里面緩存了一幀640*480*3/8BYTE的數(shù)據(jù)都沒有問題(VGA顯示用)。而最近
  • 關鍵字： FPGA  verilog  RTL  

解讀verilog代碼的一點經(jīng)驗

  • 　　學習FPGA其實也不算久，開始的時候參考別人的代碼并不多，大多是自己寫的，那時候做時序邏輯多一些。參加了中嵌的培訓班，一個多月的時間在熟悉ISE軟件的使用以及verilog語法方面下了苦功，也參考了不少書，算是為自己打下了比較好的基礎。因為那時候培訓的方向是軟件無線電方面的，所以做了很多有關的模塊程序，之前的日志里也發(fā)表了很多，關鍵是一個興趣，感覺仿真后看到自己的一個個算法思想得到實現(xiàn)真有成就感。后來停了一段時間，因為實在沒有比較有意思的活干了。 　　直到前段時間開始使用SP306的開發(fā)板，然后會參
  • 關鍵字： FPGA  verilog  

基于CMOS或CCD圖像傳感器的經(jīng)典設計及技術文獻匯總

  • 　　圖像傳感器，或稱感光元件，是一種將光學圖像轉(zhuǎn)換成電子信號的設備，它被廣泛地應用在數(shù)碼相機和其他電子光學設備中。早期的圖像傳感器采用模擬信號，如攝像管(video camera tube)。如今，圖像傳感器主要分為感光耦合元件(charge-coupled device, CCD)和互補式金屬氧化物半導體有源像素傳感器(CMOS Active pixel sensor)兩種。本文介紹基于CMOS或CCD兩種圖像傳感器的應用及技術文獻，供大家參考。 　　基于USB傳輸及CMOS圖像傳感器的指紋識別儀的實
  • 關鍵字： Verilog HDL  QuartusⅡ  VHDL  

零基礎學FPGA（八）手把手解析時序邏輯乘法器代碼

  • 　　上次看了一下關于乘法器的Verilog代碼，有幾個地方一直很迷惑，相信很多初學者看這段代碼一定跟我當初一樣，看得一頭霧水，在網(wǎng)上也有一些網(wǎng)友提問，說這段代碼不好理解，今天小墨同學就和大家一起來看一下這段代碼，我會親自在草稿紙上演算，盡量把過程寫的詳細些，讓更多的人了解乘法器的設計思路。 　　下面是一段16位乘法器的代碼，大家可以先瀏覽一下，之后我再做詳細解釋 　　module mux16( 　　clk,rst_n, 　　start,ain,bin,yout,done 　　); 　　inpu
  • 關鍵字： FPGA  Verilog  時序邏輯  

【從零開始走進FPGA】前言：哪些人適合做FPGA開發(fā)?

  • 　　“FPGA目前非?；?，各個高校也開了FPGA的課程，但是FPGA并不是每個人都適合，F(xiàn)PGA講究的是一個入道，入什么道，入電子設計的道，就是說，這個過程，你得從電子設計開始，然后再學FPGA，而不是先從VHDL/Verilog開始，直接跳過數(shù)電模電。這一點非常重要，這涉及到你以后的發(fā)展高度的問題。我是過來人，我深刻體會到FPGA與數(shù)電模電的基礎的深層次聯(lián)系。對于本科生而言，你可以把FPGA當作業(yè)余興趣，但不要把它當成今后的飯碗，你可以保持這個興趣直到研究生讀完。從我招聘的情況來看，做FPG
  • 關鍵字： FPGA  Verilog  SRAM  

基于VerilogHDL的FIR數(shù)字濾波器設計與仿真

  • 　　引言 　　數(shù)字濾波器是語音與圖像處理、模式識別、雷達信號處理、頻譜分析等應用中的一種基本的處理部件, 它能滿足波器對幅度和相位特性的嚴格要求, 避免模擬濾波器所無法克服的電壓漂移、溫度漂移和噪聲等問題。有限沖激響應(FIR)濾波器能在設計任意幅頻特性的同時保證嚴格的線性相位特性。 　　1 FIR 數(shù)字濾波器 　　FIR 濾波器用當前和過去輸入樣值的加權和來形成它的輸出, 如下所示的前饋差分方程所描述的。 　　   　　FIR 濾波器又稱為移動均值濾波器, 因為任何時間點的輸出
  • 關鍵字： Verilog  數(shù)字濾波器  

基于VerilogHDL的FIR數(shù)字濾波器設計與仿真

  • 　　引言 　　數(shù)字濾波器是語音與圖像處理、模式識別、雷達信號處理、頻譜分析等應用中的一種基本的處理部件, 它能滿足波器對幅度和相位特性的嚴格要求, 避免模擬濾波器所無法克服的電壓漂移、溫度漂移和噪聲等問題。有限沖激響應(FIR)濾波器能在設計任意幅頻特性的同時保證嚴格的線性相位特性。 　　1 FIR 數(shù)字濾波器 　　FIR 濾波器用當前和過去輸入樣值的加權和來形成它的輸出, 如下所示的前饋差分方程所描述的。 　　   　　FIR 濾波器又稱為移動均值濾波器, 因為任何時間點的輸出
  • 關鍵字： Verilog  FIR  數(shù)字濾波器  

零基礎學FPGA（五）Verilog語法基基礎基礎(下)

  • 　　9、關于任務和函數(shù)的小結，挑幾點重要的說一下吧 　　(1)任務具有多個輸入、輸入/輸出和輸出變量，在任務重可以使用延遲、事件和時序控制結構，在任務重可以調(diào)用其它任務和函數(shù)。與任務不同，函數(shù)具有返回值，而且至少要有一個輸入變量，而且在函數(shù)中不能使用延遲、事件和時序控制結構，函數(shù)可以條用函數(shù)，但是不能調(diào)用任務。 　　(2)在聲明函數(shù)時，系統(tǒng)會自動的生成一個寄存器變量，函數(shù)的返回值通過這個寄存器返回到調(diào)用處。 　　(3)函數(shù)和任務都包含在設計層次中，可以通過層次名對他們實行調(diào)用。這句話什么意思啊?
  • 關鍵字： FPGA  Verilog  

零基礎學FPGA（四）Verilog語法基基礎基礎(中)

  • 　　我們接著上篇文章繼續(xù)學習，上次提到了兩種賦值語句，讓我們接著往下學。 　　1、塊語句 　　塊語句包括兩種，一個是順序塊，一個是并行塊。 　　(1)順序快 　　順序快就好比C語言里的大括號“{ }”，在Verilog語法中，用begin…end代替。這里只需要知道，在begin…end中間的語句是順序執(zhí)行的就行了。 　　(2)并行塊 　　并行塊可以算是一個新的知識點，與順序塊最大的不同就是并行塊中的語句是同時開始執(zhí)行的，要想控制語句的先后順
  • 關鍵字： FPGA  Verilog  

零基礎學FPGA（三）Verilog語法基基礎基礎(上)

  • 　　這幾天復習了一下Verilog的語法知識，就借此寫寫我對這些東西的想法吧。感覺呢，是和C語言差不多，具有C語言基礎的朋友學起來應該沒什么問題，和C語言相同的地方就不說了吧，重點說一下不同點吧。 　　1、模塊的結構 　　模塊呢，是Verilog的基本設計單元，它主要是由兩部分組成，一個是接口，另一個是邏輯。下面舉一個小例子說明一下： 　　module xiaomo (a,b,c,d); 　　input a,b; 　　output c,d; 　　assign c=a|b; 　　assign
  • 關鍵字： FPGA  Verilog   

淺淡邏輯設計的學習(二)

  • 　　入門前 　　剛才開始接觸邏輯設計很多人會覺得很簡單：因為verilog的語法不多，半天就可以把書看完了。但是很快許多人就發(fā)現(xiàn)這個想法是錯誤的，他們經(jīng)常埋怨綜合器怎么和自己的想法差別這么大：它竟然連用for循環(huán)寫的一個計數(shù)器都不認識! 　　相信上一段的經(jīng)歷大部分人都曾有，原因是做邏輯設計的思維和做軟件的很不相同，我們需要從電路的角度去考慮問題。 　　在這個過程中首先要明白的是軟件設計和邏輯設計的不同，并理解什么是硬件意識。 　　軟件代碼的執(zhí)行是一個順序的過程，編繹以后的機器碼放在存儲器里，等著C
  • 關鍵字： 邏輯設計  verilog  D觸發(fā)器  

基于Verilog HDL的SPWM全數(shù)字算法的FPGA實現(xiàn)

  • 　　隨著信號處理技術及集成電路制造工藝的不斷發(fā)展，全數(shù)字化SPWM(正弦脈寬調(diào)制)算法在調(diào)速領域越來越受到青睞。實現(xiàn)SPWM控制算法的方法很多，其中模擬比較法因電路復雜、且不易與數(shù)字系統(tǒng)連接而很少采用;傳統(tǒng)的微處理器因不能滿足電機控制所要求的較高采樣頻率(≥1 kHz)而逐漸被高性能的DSP硬件系統(tǒng)所取代，但該系統(tǒng)成本高、設計復雜。與傳統(tǒng)方法相比，在現(xiàn)場可編程邏輯器件FPGA上產(chǎn)生一種新的SPWM控制算法，具有成本低、研發(fā)周期短、執(zhí)行速度高、可擴展能力強等優(yōu)點。該技術進一步推動了變頻調(diào)速技術的發(fā)展。
  • 關鍵字： Verilog HDL  SPWM  FPGA  

ChipDesign ISE 11 設計工具視點

  • ?　　作為一個負責FPGA?企業(yè)市場營銷團隊工作的人，我不得不說，由于在工藝技術方面的顯著成就以及硅芯片設計領域的獨創(chuàng)性，F(xiàn)PGA?正不斷實現(xiàn)其支持片上系統(tǒng)設計的承諾。隨著每一代新產(chǎn)品的推出，F(xiàn)PGA?在系統(tǒng)中具有越來來越多的功能，可作為協(xié)處理器、DSP?引擎以及通信平臺等，在某些應用領域甚至還可用作完整的片上系統(tǒng)。　　因此，在摩爾定律的作用下，F(xiàn)PGA?產(chǎn)業(yè)的門數(shù)量不斷增加，性能與專門功能逐漸加強，使得?FPGA?在電子系統(tǒng)
  • 關鍵字： xilinx  FPGA  VHDL  Verilog  
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