首頁　 資訊　 商機 　 下載　 拆解 　 高校　 招聘 　 雜志　 會展　 EETV　 百科 　 問答　 電路圖　 工程師手冊 　 Datasheet　 100例 　 活動中心　 E周刊閱讀 　 樣片申請
EEPW首頁 >> 主題列表 >> verilog-hdl

HDL編碼風(fēng)格與編碼指南

  • 第一部分：說明 1.準(zhǔn)則的重要程度分三個層次： 　　好的經(jīng)驗 -- 表明這條規(guī)則是一般情況下比較好的經(jīng)驗，在大多數(shù)的情況下要遵循,在特殊情況下可以突破這一規(guī)則。 　　推薦 -- 推薦這一規(guī)則，在遵循這一規(guī)則的條件下，一般不會出現(xiàn)問題； 　　強烈推薦 -- 表示嚴(yán)格規(guī)定，除非出現(xiàn)特別特殊的情況，否則要嚴(yán)格遵守。　 2．斜體部分一般表明不按照規(guī)則執(zhí)行，會出現(xiàn)的問題和現(xiàn)象，或一些相關(guān)注釋。　 3．版本及修訂工作　 　　姓名 徐欣，孫廣富 　　修訂 規(guī)范的最初發(fā)布 　　日期 2002-6-30
  • 關(guān)鍵字： HDL  編碼風(fēng)格  編碼指南  嵌入式  

關(guān)于學(xué)習(xí)verilog

  • 規(guī)范很重要 　 工作過的朋友肯定知道，公司里是很強調(diào)規(guī)范的，特別是對于大的設(shè)計（無論軟件還是硬件），不按照規(guī)范走幾乎是不可實現(xiàn)的。邏輯設(shè)計也是這樣：如果不按規(guī)范做的話，過一個月后調(diào)試時發(fā)現(xiàn)有錯，回頭再看自己寫的代碼，估計很多信號功能都忘了，更不要說檢錯了；如果一個項目做了一半一個人走了，接班的估計得從頭開始設(shè)計；如果需要在原來的版本基礎(chǔ)上增加新功能，很可能也得從頭來過，很難做到設(shè)計的可重用性。 　 在邏輯方面，我覺得比較重要的規(guī)范有這些： 　 1.設(shè)計必須文檔化。要將設(shè)計思路，詳細(xì)實現(xiàn)等寫入文檔，然
  • 關(guān)鍵字： verilog  

東南大學(xué)Verilog講義

  •               點擊此處下載
  • 關(guān)鍵字： verilog  講義  

使用Verilog實現(xiàn)基于FPGA的SDRAM控制器

  • 介紹了SDRAM的特點和工作原理，提出了一種基于FPGA的SDRAM控制器的設(shè)計方法，使用該方法實現(xiàn)的控制器可非常方便地對SDRAM進(jìn)行控制。
  • 關(guān)鍵字： Verilog  SDRAM  FPGA  控制器    

使用Verilog實現(xiàn)基于FPGA的SDRAM控制器(圖)

  • 使用Verilog實現(xiàn)基于FPGA的SDRAM控制器(圖) 摘 要：介紹了SDRAM的特點和工作原理，提出了一種基于FPGA的SDRAM控制器的設(shè)計方法，使用該方法實現(xiàn)的控制器可非常方便地對SDRAM進(jìn)行控制。關(guān)鍵詞：SDRAM；控制器；Verilog；狀態(tài)機 引言---在基于FPGA的圖象采集顯示系統(tǒng)中，常常需要用到大容量、高速度的存儲器。而在各種隨機存儲器件中，SDRAM的價格低、體積小、速度快、容量大，是比較理想的器件。但SDRAM的控制邏輯比較復(fù)雜，對時序要
  • 關(guān)鍵字： Verilog  存儲器  

基于異步FIFO實現(xiàn)不同時鐘域間數(shù)據(jù)傳遞的設(shè)計

  • 摘    要：數(shù)據(jù)流在不同時鐘域間的傳遞一直是集成電路芯片設(shè)計中的一個重點問題。本文通過采用異步FIFO的方式給出了這個問題的一種解決方法，并采用Verilog 硬件描述語言通過前仿真和邏輯綜合完成設(shè)計。 關(guān)鍵詞：異步FIFO；時鐘域；Verilog引言當(dāng)今集成電路設(shè)計的主導(dǎo)思想之一就是設(shè)計同步化，即對所有時鐘控制器件(如觸發(fā)器、RAM等)都采用同一個時鐘來控制。但在實際的應(yīng)用系統(tǒng)中，實現(xiàn)完全同步化的設(shè)計非常困難，很多情況下不可避免地要完成數(shù)據(jù)在不同時鐘域間的傳遞(如高速模塊
  • 關(guān)鍵字： Verilog  時鐘域  異步FIFO  

硬件描述語言HDL的現(xiàn)狀與發(fā)展

  • 從數(shù)字系統(tǒng)設(shè)計的性質(zhì)出發(fā)，結(jié)合目前迅速發(fā)展的芯片系統(tǒng)，比較、研究各種硬件描述語言。
  • 關(guān)鍵字： HDL  硬件描述語言  發(fā)展    
共202條 14/14 |‹ « 5 6 7 8 9 10 11 12 13 14

verilog-hdl介紹

您好，目前還沒有人創(chuàng)建詞條verilog-hdl!
歡迎您創(chuàng)建該詞條，闡述對verilog-hdl的理解，并與今后在此搜索verilog-hdl的朋友們分享。    創(chuàng)建詞條

熱門主題

Verilog-Hdl    樹莓派    linux   
關(guān)于我們 - 廣告服務(wù) - 企業(yè)會員服務(wù) - 網(wǎng)站地圖 - 聯(lián)系我們 - 征稿 - 友情鏈接 - 手機EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權(quán)所有 北京東曉國際技術(shù)信息咨詢有限公司
備案 京ICP備12027778號-2 北京市公安局備案：1101082052    京公網(wǎng)安備11010802012473