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基于Verilog HDL的異步FIFO設計與實現
- 在現代IC設計中,特別是在模塊與外圍芯片的通信設計中,多時鐘域的情況不可避免。當數據從一個時鐘域傳遞到另一個域,并且目標時鐘域與源時鐘域不相關時,這些域中的動作是不相關的,從而消除了同步操作的可能性,并使系統重復地進入亞穩(wěn)定狀態(tài)[1]。在有大量的數據需要進行跨時鐘域傳輸且對數據傳輸速度要求比較高的場合,異步FIFO是一種簡單、快捷的解決方案。 異步FIFO用一種時鐘寫入數據,而用另外一種時鐘讀出數據。讀寫指針的變化動作由不同的時鐘產生。因此,對FIFO空或滿的判斷是跨時鐘域的。如何根據異步的指針
- 關鍵字: FIFO 異步 Verilog HDL IC 亞穩(wěn)態(tài)
HDL設計探究
- 一.可移植性編碼 1.只使用IEEE標準類型(VHDL):(1)使用STD_LOGIC類型,而不是STD_ULOGIC類型;(2)設計中不要創(chuàng)建過多的的子類型;(3)不要使用BIT和BIT_VECTOR類型。 2.不使用立即數:在設計中,不要使用立即數(但作為例外,可使用0和1),推薦使用常量。使用常量有以下優(yōu)點:(1)常量對于一個設計具有更多的靈活性;(2)常量值只需要在一個地方修改;(3)編譯器可能只支持常量類型,不支持立即數。 3.對于VHDL程序,把常數和參數定義在由1個或多個文件組成的程序
- 關鍵字: HDL 設計 可編程
HDL編碼風格與編碼指南
- 第一部分:說明 1.準則的重要程度分三個層次: 好的經驗 -- 表明這條規(guī)則是一般情況下比較好的經驗,在大多數的情況下要遵循,在特殊情況下可以突破這一規(guī)則。 推薦 -- 推薦這一規(guī)則,在遵循這一規(guī)則的條件下,一般不會出現問題; 強烈推薦 -- 表示嚴格規(guī)定,除非出現特別特殊的情況,否則要嚴格遵守?!? 2.斜體部分一般表明不按照規(guī)則執(zhí)行,會出現的問題和現象,或一些相關注釋?!? 3.版本及修訂工作 姓名 徐欣,孫廣富 修訂 規(guī)范的最初發(fā)布 日期 2002-6-30
- 關鍵字: HDL 編碼風格 編碼指南 嵌入式
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