xilinx fpga 文章進(jìn)入xilinx fpga技術(shù)社區(qū)

Altium在Altium Designer軟件內(nèi)新增Aldec FPGA仿真技術(shù)

　　Altium和Aldec日前簽署的OEM協(xié)議中決定將Aldec的FPGA仿真功能添加到Altium Designer軟件中去。　　該協(xié)議的簽署使進(jìn)行FPGA(現(xiàn)場可編程門陣列)設(shè)計的電子產(chǎn)品設(shè)計師們?nèi)缁⑻硪?，業(yè)內(nèi)領(lǐng)先的Aldec VHDL及Verilog仿真功能實(shí)現(xiàn)了無縫集成，與Altium Designer軟件融為一體。電子產(chǎn)品設(shè)計師們可以在Altium電子產(chǎn)品設(shè)計統(tǒng)一架構(gòu)中使用久經(jīng)考驗(yàn)的Aldec仿真技術(shù)。　　Altium首席執(zhí)行官Nick Martin表示：“多年來，Alti
關(guān)鍵字： Altium FPGA Designer

基于FPGA實(shí)現(xiàn)多路模擬信號自適應(yīng)采集系統(tǒng)

主要介紹基于FPGA實(shí)現(xiàn)多路模擬信號自適應(yīng)采集系統(tǒng)的設(shè)計。該系統(tǒng)主要包括軟件和硬件兩部分：硬件主要采用FPGA芯片，AD7982-1，ADG406和運(yùn)放AD824來搭建硬件平臺；軟件包括FPGA程序和事后數(shù)據(jù)處理程序。系統(tǒng)采用動態(tài)8位量化方式克服了固定8位量化對信號采集精度的影響，目前已成功用于產(chǎn)品中。
關(guān)鍵字： FPGA 多路采集系統(tǒng) 模擬信號

基于CycloneII和MSP430的網(wǎng)絡(luò)數(shù)據(jù)加密實(shí)現(xiàn)

1引言隨著信息技術(shù)和網(wǎng)絡(luò)化進(jìn)程的發(fā)展，網(wǎng)絡(luò)通信安全問題日益突出?，F(xiàn)場可編程門陣列(FPGA)以其自...
關(guān)鍵字： MSP430 CycloneII 網(wǎng)絡(luò)數(shù)據(jù)加密 FPGA

基于NiosII的視頻采集與DVI成像研究及實(shí)現(xiàn)

摘要：采用FPGA作為視頻采集控制和圖像處理芯片，配置NiosII軟核，在FPGA片內(nèi)完成圖像處理和圖像顯示控制，...
關(guān)鍵字： FPGA NiosII DVI 圖像采集

SignalTapII ELA的FPGA在線調(diào)試技術(shù)

通過對FPGA內(nèi)部信號的捕獲測試，可以實(shí)現(xiàn)對系統(tǒng)設(shè)計缺陷的實(shí)時分析和修正。與外部測試設(shè)備相比，可以總結(jié)出SignalTapII ELA的幾點(diǎn)優(yōu)越性：不占用額外的I／O引腳，不占用PCB上的空間，不破壞信號的時序和完整性，不需額外費(fèi)用；從多方面證實(shí)，該測試手段可以減少調(diào)試時間，縮短設(shè)計周期。
關(guān)鍵字： SignalTapII FPGA ELA 在線調(diào)試

低碼率語音編碼MELP聲碼器的SOPC實(shí)現(xiàn)

摘要：討論了低碼率語音編碼MELP的編解碼過程，有效降低了語音編碼碼率并能使說話者個人語音特征減弱，特...
關(guān)鍵字： SOPC MELP 語音編碼 FPGA NiosII

誰會在代工投資“盛宴”中缺席？

　　在前3年之前全球代工總是在看前4大的動向，包括臺積電、聯(lián)電、中芯國際及特許。然而，臺積電一家獨(dú)大，聯(lián)電居老二似乎也相安無事。　　自AMD分出Globalfoundries，及ATIC又兼并特許，再把Globalfoundries與特許合并在一起。表面上看少了一個特許，實(shí)際上由于Globalfoundries在其金主支持下積極建新廠，在代工業(yè)界引發(fā)了波浪,至少誰將成為老二成為話題。　　加上存儲器大享三星近期開始投資代工，放言要接高通的手機(jī)芯片訂單;加上fabless大廠Xilinx改變策略，把2
關(guān)鍵字：臺積電 FPGA 28nm

子帶分解的自適應(yīng)濾波器的FPGA實(shí)現(xiàn)

基于子帶分解的自適應(yīng)濾波器在提高收斂性能的同時又可以節(jié)省一定的計算量。采用Altera公司的仿真軟件Altera DSP Builder和QuartusⅡ7．2進(jìn)行子帶分解的NLMS算法的自適應(yīng)濾波器現(xiàn)場可編程門陣列設(shè)計，利用Simulink和ModelSim對設(shè)計方案進(jìn)行了模型仿真和功能仿真，達(dá)到較好的效果。
關(guān)鍵字： FPGA 分解自適應(yīng)濾波器

基于FPGA的RS485接口誤碼測試儀的設(shè)計和實(shí)現(xiàn)

介紹了一種基于FPGA的誤碼測試儀的設(shè)計原理、實(shí)現(xiàn)過程及調(diào)試經(jīng)驗(yàn)。該誤碼測試系統(tǒng)使用RS485接口，具有原理簡單、接口獨(dú)特、功能豐富等特點(diǎn)，系統(tǒng)具有較好的可擴(kuò)展性。
關(guān)鍵字： FPGA 485 RS 接口

常用FPGA/CPLD四種設(shè)計技巧

常用FPGA/CPLD四種設(shè)計技巧,FPGA/CPLD的設(shè)計思想與技巧是一個非常大的話題，本文僅介紹一些常用的設(shè)計思想與技巧，包括乒乓球操作、串并轉(zhuǎn)換、流水線操作和數(shù)據(jù)接口的同步方法。希望本文能引起工程師們的注意，如果能有意識地利用這些原則指導(dǎo)日
關(guān)鍵字：技巧設(shè)計 FPGA/CPLD 常用

可實(shí)現(xiàn)快速鎖定的FPGA片內(nèi)延時鎖相環(huán)設(shè)計

摘要：延時鎖相環(huán)(DLL)是一種基于數(shù)字電路實(shí)現(xiàn)的時鐘管理技術(shù)。DLL可用以消除時鐘偏斜，對輸入時鐘進(jìn)行分頻、倍頻、移相等操作。文中介紹了FPGA芯片內(nèi)DLL的結(jié)構(gòu)和設(shè)計方案，在其基礎(chǔ)上提出可實(shí)現(xiàn)快速鎖定的延時鎖相環(huán)
關(guān)鍵字： FPGA 延時鎖相環(huán)

AEMB軟核處理器的SoC系統(tǒng)驗(yàn)證平臺的構(gòu)建

SoC芯片的規(guī)模一般遠(yuǎn)大于普通的ASIC，同時深亞微米工藝帶來的設(shè)計困難等使得SoC設(shè)計的復(fù)雜度大大提高。仿...
關(guān)鍵字： FPGA SoC 系統(tǒng)驗(yàn)證平臺 AEMB 軟核處理器

基于FPGA的RS485接口誤碼測試儀的設(shè)計

摘要：介紹了一種基于FPGA的誤碼測試儀的設(shè)計原理、實(shí)現(xiàn)過程及調(diào)試經(jīng)驗(yàn)。該誤碼測試系統(tǒng)使用RS485接口...
關(guān)鍵字： FPGA RS485 誤碼測試儀

使用SignalTap II邏輯分析儀調(diào)試FPGA

摘要：本文介紹了可編程邏輯器件開發(fā)工具Quartus II 中SingalTap II 嵌入式邏輯分析器的使用，并給出一個具體的設(shè)計實(shí)例，詳細(xì)介紹使用SignalTap II對FPGA調(diào)試的具體方法和步驟。
關(guān)鍵字： SignalTap；硬件調(diào)試
關(guān)鍵字： SignalTap FPGA 邏輯分析儀調(diào)試

復(fù)用器重構(gòu)降低FPGA成本

摘要：本文介紹了一種新的復(fù)用器重構(gòu)算法，能夠降低FPGA實(shí)際設(shè)計20％的成本。該算法通過減少復(fù)用器所需查找表（LUT）的數(shù)量來實(shí)現(xiàn)。算法以效率更高的4:1復(fù)用器替代2:1復(fù)用器樹。算法性能的關(guān)鍵在于尋找總線上出現(xiàn)的
關(guān)鍵字： FPGA 復(fù)用器

共6764條 335/451 |‹ « 333 334 335 336 337 338 339 340 341 342 » ›|

xilinx fpga介紹

　　Xilinx FPGA 　　Xilinx FPGA主要分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏輯設(shè)計要求，如Spartan系列；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如Virtex系列，用戶可以根據(jù)自己實(shí)際應(yīng)用要求進(jìn)行選擇。在性能可以滿足的情況下，優(yōu)先選擇低成本器件。　　Xilinx FPGA可編程邏輯解決方案縮短了電子設(shè)備制造商開發(fā)產(chǎn)品的時間 [ 查看詳細(xì) ]