可實現(xiàn)快速鎖定的FPGA片內(nèi)延時鎖相環(huán)設(shè)計

摘要：延時鎖相環(huán)(DLL)是一種基于數(shù)字電路實現(xiàn)的時鐘管理技術(shù)。DLL可用以消除時鐘偏斜，對輸入時鐘進(jìn)行分頻、倍頻、移相等操作。文中介紹了FPGA芯片內(nèi)DLL的結(jié)構(gòu)和設(shè)計方案，在其基礎(chǔ)上提出可實現(xiàn)快速鎖定的延時鎖相環(huán)OSDLL設(shè)計。在SMIC 0．25μm工藝下，設(shè)計完成OSDLL測試芯片，其工作頻率在20～200 MHz，鎖定時間相比傳統(tǒng)架構(gòu)有大幅降低。
關(guān)鍵詞：延時鎖相環(huán)；FPGA；快速鎖定

微電子技術(shù)的持續(xù)發(fā)展使得FPGA具有更高的系統(tǒng)集成度和工作頻率。系統(tǒng)性能較大程度上決定于系統(tǒng)的時鐘延遲和偏斜。由于FPGA具有豐富的可編程邏輯資源及時鐘網(wǎng)絡(luò)，隨之而來的時鐘延遲問題使得用戶設(shè)計的性能大打折扣。FPGA中的DLL模塊可提供零傳播延時，消除時鐘偏斜，從而進(jìn)一步提高了FPGA的性能和設(shè)計的靈活性。
PLL是常用的時鐘管理電路，主要是基于模擬電路設(shè)計實現(xiàn)的，而DLL主要是基于數(shù)字電路設(shè)計實現(xiàn)的。雖然在時鐘綜合能力上比PLL差，但由于具有設(shè)計仿真周期短，抗干擾性強，以及工藝可移植等特點，DLL非常適合在數(shù)字系統(tǒng)架構(gòu)中使用，這也是FPGA采用DLL作為時鐘管理的原因。文中將介紹傳統(tǒng)FPGA片內(nèi)延時鎖相環(huán)設(shè)計，并在此基礎(chǔ)上提出具有更快鎖定速度的新延時鎖相環(huán)架構(gòu)OSDLL。

1 FPGA片內(nèi)DLL結(jié)構(gòu)及工作原理
1．1 DLL架構(gòu)設(shè)計
圖1為FPGA片內(nèi)DLL結(jié)構(gòu)框圖。圖1中FPGA片內(nèi)用戶設(shè)計的時序邏輯部分在布局布線后，位于芯片中部，相應(yīng)的時鐘走線較長。為緩解時鐘緩沖、重負(fù)載時鐘線的大電容、線路的傳播延時等因素造成的時鐘偏斜，可以選擇使用DLL模塊進(jìn)行時鐘優(yōu)化管理。

圖1中，DLL主要由鑒相器(PD)、可調(diào)延時鏈、數(shù)字控制邏輯以及時鐘生成模塊組成。CLKOUT為DLL輸出時鐘，即時鐘生成模塊的輸出時鐘；CLKS為經(jīng)過時鐘線后到達(dá)時序電路的偏斜時鐘；CLKFB即為CIKS，反饋時鐘CLKFB反饋回DLL。DLL的功能為通過在時域中調(diào)節(jié)CLKOUT的相位使得CLKFB與CLKIN同步，即消除時鐘偏斜。