可實現(xiàn)快速鎖定的FPGA片內(nèi)延時鎖相環(huán)設(shè)計

從圖2可見，可調(diào)延時鏈共5條，即一條主可調(diào)延時鏈(延時鏈0，256個延時單元)，4條子可調(diào)延時鏈(延時鏈1～4，各128個延時單元)。如圖2所示，4條子延時鏈，SHIFT邏輯和一個鑒相器(PD2)構(gòu)成相移器。SHIFT階段，相移器工作。相移器采集第一級子延時鏈的輸入時鐘clk_ph_0和最后一級延時鏈的輸出時鐘clk_ph_360，根據(jù)鑒相結(jié)果同步調(diào)整4條子可調(diào)延時鏈的延時，直至clk_ph_O和clk_ph_360同步。經(jīng)過相移器的時鐘延時是一個周期，從而使得時鐘經(jīng)過相移器中的每個子延時鏈的輸出時鐘相移90°，對應(yīng)圖2中分別為clk_ph_O，clk_ph_90，clk_ph_180，clk_ph_270，clk_ph_360。這些相移的時鐘可以根據(jù)實際的需要由時鐘生成模塊產(chǎn)生所需要分頻(CLKDV)，倍頻(CIK2X)或移相時鐘作為輸出時鐘，關(guān)于分頻和倍頻電路，如文獻。SYN邏輯用于控制將反饋時鐘和輸入時鐘調(diào)整至同步。
整個SHIFT階段和SYN階段都是在各自的控制邏輯模塊控制下工作的，以一定的工作節(jié)拍實施調(diào)整，如圖3所示。

圖2中工作節(jié)拍模塊生成工作節(jié)拍信號(SHIFT_C，SYN_C)。在工作節(jié)拍下，狀態(tài)機處于某一狀態(tài)，則根據(jù)狀態(tài)的調(diào)整要求依次進行如下操作：鑒相，判斷出輸入時鐘和反饋時鐘的相位關(guān)系為超前或滯后(SHT_U_D)或SYN_U_D)，同時還可以指示兩時鐘是否進入鎖定窗(SHT_WIN，SYN_WIN)，如圖l所示。鑒相器將這些信息送入控制邏輯模塊，在SHIFT階段，4條延時鏈對應(yīng)各自的可逆計數(shù)器，負(fù)責(zé)控制延時鏈加減延時單元，各計數(shù)器工作在自己的時鐘域中，如圖2所示。根據(jù)鑒相的結(jié)果和所處的狀態(tài)機狀態(tài)，計數(shù)器進行計數(shù)，計數(shù)結(jié)果作為延時鏈的譯碼地址，最后延時鏈經(jīng)過地址譯碼增加／減少一個延時單元，完成一次工作節(jié)拍調(diào)節(jié)，繼而繼續(xù)進行下一次調(diào)整，直到狀態(tài)機進入鎖定狀態(tài)為止。SYN階段工作方式類似，但只對主延時鏈進行調(diào)整。實現(xiàn)DLL鎖定，同步建立需滿足公式，如式(1)所示。
DSYN+SKEW=mult(P) (1)
式中，DSYN為主延時鏈可以提供的延時；SKEW為時鐘偏斜；muh(P)為整數(shù)個輸入時鐘周期。
1．3 抗抖動設(shè)計
如圖2所示，控制邏輯中JF counter1和JF counter2功能模塊。用戶可以設(shè)置抗抖動數(shù)值d1，d2，如圖1所示，從而對這兩個模塊中的計數(shù)器設(shè)定一個計數(shù)周期。在DLL鎖定之后這兩個模塊開始工作，按照計數(shù)設(shè)定值的周期性對鎖定后的時鐘進行檢測。即在計數(shù)器達到設(shè)定值時，對鎖定后的反饋時鐘和輸入時鐘進行鑒相，判斷相位關(guān)系，控制可逆計數(shù)器對鎖定后的時鐘進行周期性微調(diào)干預(yù)。如圖4所示，在系統(tǒng)內(nèi)存在干擾時，會產(chǎn)生時鐘抖動，若抗抖動模塊工作檢測到反饋時鐘超前于輸入時鐘，則進行一次微調(diào)，消除抖動的影響。抗抖動設(shè)計有助于減少抖動的影響。同時由于計數(shù)周期可設(shè)，使得用戶可以在不同系統(tǒng)工作環(huán)境下，采用不同的抗抖動設(shè)定值，以達到最優(yōu)的防抖效果。

2 OSDLL架構(gòu)設(shè)計
以上介紹的是傳統(tǒng)DLL架構(gòu)下的設(shè)計，其具有設(shè)計周期相對較短、工藝可移植、抗干擾能力強等特點。由于其控制邏輯的工作特點，從復(fù)位狀態(tài)開始，延時鏈復(fù)位至O，即可逆計數(shù)器從0開始計數(shù)。DLL按照工作節(jié)拍信號，一拍一拍地進行調(diào)整(假設(shè)6周期一節(jié)拍)，當(dāng)輸入時鐘頻率較低或者時鐘相差較大時，其鎖定時間將大大增加。取任何固定值作為延時鏈的復(fù)位值，同樣存在某一頻率段鎖定時間較長的問題。