可實(shí)現(xiàn)快速鎖定的FPGA片內(nèi)延時鎖相環(huán)設(shè)計(jì)
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針對這一問題，采用one-shot延時計(jì)算機(jī)制，即完成SHIFT階段后首先利用主延時鏈來計(jì)算反饋時OSDLL的特點(diǎn)是復(fù)用傳統(tǒng)DLL的延時鏈，one-shot譯碼邏輯相對簡單，沒有過多地增加硬件開銷，同時保持原DLL架構(gòu)的優(yōu)點(diǎn)，在多頻段都能夠提高鎖定速度，頻率適應(yīng)性強(qiáng)。與傳統(tǒng)DLL的鎖定時間比較，如圖6所示。圖6中縱坐標(biāo)代表鎖定時間，橫坐標(biāo)代表仿真頻率，百分?jǐn)?shù)表示鎖定時間相差的比鐘上升沿和輸入時鐘上升沿之間的相位差值(假設(shè)有效沿是上升沿)，這個延時值以延時單元的數(shù)目來表征。將計(jì)算后的結(jié)果作為SYN邏輯中的可逆計(jì)數(shù)器0的初值，如圖2所示，經(jīng)過譯碼后使得主延時鏈具有一個合理的延時初值。然后DLL進(jìn)入SYN階段，按照上述的過程進(jìn)行同步調(diào)整。由于大部分的相差在one-shot計(jì)算結(jié)果付給可逆計(jì)數(shù)器時已經(jīng)消失，DLL只需經(jīng)過很短的調(diào)整周期即可達(dá)到同步。這種結(jié)構(gòu)的DLL，稱之為OSDLL。本文引用地址：http://www.butianyuan.cn/article/191707.htm
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本設(shè)計(jì)進(jìn)行one-shot計(jì)算時復(fù)用主延時鏈，如圖5為one-shot結(jié)構(gòu)，SHIFT階段完成后在one-shot控制邏輯的控制下首先將圖中的開關(guān)轉(zhuǎn)向1。主延時鏈取8個延時單元為一個one-shot延時計(jì)算單元，這樣可以簡化譯碼電路的規(guī)模，同時可以計(jì)算出一個合理的延時粗略值，達(dá)到硬件增加和功能實(shí)現(xiàn)的折中。one-shot工作時首先對主延時鏈進(jìn)行復(fù)位。然后發(fā)出START信號，START信號上升沿同CLKFB同步，STOP信號上升沿同CLKIN同步，START(上升沿后為恒“1”)信號送入延時鏈的輸入端，每個延時計(jì)算單元的輸出端作為譯碼器的譯碼輸入，STOP為譯碼器的采樣信號。由于延時單元具有一定的延時值所以，STOP信號有效時，譯碼電路將采集到“11110…000”的一串譯碼輸入值。通過譯碼電路計(jì)算出其中“l(fā)”的個數(shù)，從而計(jì)算出兩時鐘沿之間的延時單元數(shù)目。將計(jì)算好的延時單元數(shù)目DELAY_NUM送入數(shù)字控制模塊的可逆計(jì)數(shù)器0，如圖2所示。開關(guān)轉(zhuǎn)向0，CLKIN輸入至延時鏈，啟動SYN階段，開始工作。例，可見在各個頻率段，OSDLL都能夠明顯的降低鎖定時間。
基于SMIC O．25 μm工藝，設(shè)計(jì)OSDLL測試芯片。OSDLL的工作頻率在20～200 MHz之間，工作電壓為2．5 V。圖7為版圖，圖8為版圖后仿真結(jié)果。
3 結(jié)束語
介紹了DLL架構(gòu)和工作原理，并基于原DLL結(jié)構(gòu)，加入快速鎖定one-shot模塊。新的DLL結(jié)構(gòu)OSDLL在提高DLL鎖定速度的基礎(chǔ)上，沒有過多的增加硬件資源，保持了原DLL的時鐘綜合能力和抗抖動功能。在SMIC 0．25μm工藝下，設(shè)計(jì)完成OSDLL測試芯片，其工作頻率在20～200 MHz之間，鎖定時間比傳統(tǒng)架構(gòu)大幅降低。OSDLL架構(gòu)集成于FPGA芯片內(nèi)，可有效地優(yōu)化設(shè)計(jì)時序，加強(qiáng)系統(tǒng)性能。
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