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FPGA管腳分配時(shí)需注意的一些事項(xiàng)

FPGA管腳分配時(shí)需注意的一些事項(xiàng)-設(shè)計(jì)過FPGA的原理圖，看FPGA的手冊，說管腳的分配問題，如時(shí)鐘管腳要用GC類管腳，而且單端時(shí)鐘輸入時(shí)要用P類型的管腳，不能用N類型管腳等等。
關(guān)鍵字： FPGA

學(xué)習(xí)FPGA需要注意的幾個(gè)重要問題

學(xué)習(xí)FPGA需要注意的幾個(gè)重要問題-如何學(xué)好FPGA呢，很多人很困惑，多數(shù)停留在基礎(chǔ)位置徘徊，我就這方面問題給大家談幾點(diǎn)自己的看法。
關(guān)鍵字： FPGA 數(shù)字電路 HDL語言

使用Signal Tap II采集到的數(shù)據(jù)進(jìn)行Matlab仿真

使用Signal Tap II采集到的數(shù)據(jù)進(jìn)行Matlab仿真-在使用FPGA進(jìn)行無線通信或者進(jìn)行信號處理時(shí)，一般按照這樣的步驟進(jìn)行
關(guān)鍵字： FPGA Matlab仿真 SignalTapII

FPGA專家教您如何在FPGA設(shè)計(jì)中使用HLS

FPGA專家教您如何在FPGA設(shè)計(jì)中使用HLS-Luke Miller并非一開始就是HLS（高層次綜合）的倡導(dǎo)者。在使用早期的工具版本的時(shí)候，他似乎有過一些糟糕的經(jīng)歷。
關(guān)鍵字： FPGA HLS

參考時(shí)鐘對SERDES性能的影響

參考時(shí)鐘對SERDES性能的影響-我們知道，SERDES對參考時(shí)鐘有嚴(yán)格的相位噪聲性能要求。通常，SERDES供應(yīng)商會(huì)根據(jù)其SERDES采用的PLL以及CDR架構(gòu)特點(diǎn)，以及性能數(shù)據(jù)，提出對參考時(shí)鐘的相位噪聲的具體要求。
關(guān)鍵字： SERDES 參考時(shí)鐘 XILINX

深度學(xué)習(xí)算法有望在FPGA和超級計(jì)算機(jī)上運(yùn)行

深度學(xué)習(xí)算法有望在FPGA和超級計(jì)算機(jī)上運(yùn)行-由NSF資助的一個(gè)研究項(xiàng)目，目前正在研究如何使用RDMA高性能連接器將深度學(xué)習(xí)算法在FPGA和跨系統(tǒng)之間運(yùn)行；另一個(gè)由Andrew Ng和兩個(gè)超算專家牽頭的項(xiàng)目，則希望把模型放在超級計(jì)算機(jī)上，給它們一個(gè)Python接口。
關(guān)鍵字： FPGA 深度學(xué)習(xí) 人工智能

不可錯(cuò)過的400Gbps以太網(wǎng)演示

不可錯(cuò)過的400Gbps以太網(wǎng)演示-在那里，毫無疑問你會(huì)駐足在賽靈思展位前（# 23）觀看一個(gè)基于賽靈思Virtex UltraScale VU095 FPGA評估板VCU109的Spirent 400G以太網(wǎng)測試系統(tǒng)，該系統(tǒng)連接四個(gè)100Gbps的住友電工 CFP4 LR4光模塊。
關(guān)鍵字：賽靈思 FPGA 光模塊

一個(gè)FPGA中現(xiàn)在可集成多少32位RISC處理器？

一個(gè)FPGA中現(xiàn)在可集成多少32位RISC處理器？-Jan Gray是在FPGA中集成32位RISC處理器的專家，他寫了一篇博客叫作FPGA CPU 新聞，副標(biāo)題為 “使用FPGA開發(fā)并行計(jì)算機(jī)體系架構(gòu)”。
關(guān)鍵字： FPGA RISC處理器

基于FPGA開放流程的SDN轉(zhuǎn)發(fā)引擎

基于FPGA開放流程的SDN轉(zhuǎn)發(fā)引擎-博主Greg Ferro在其Ethereal Mind網(wǎng)頁上發(fā)布了一則關(guān)于 Corsa Technology簡短博客信息，提到Corsa公司制作了一對基于FPGA開放流程的SDN轉(zhuǎn)發(fā)引擎。Ferro同時(shí)簡單討論了此引擎是否適用于WANs網(wǎng)絡(luò)。
關(guān)鍵字： SDN FPGA WAN

嵌入式視覺系統(tǒng)的構(gòu)建模塊

嵌入式視覺系統(tǒng)的構(gòu)建模塊-在本文中我們將會(huì)介紹嵌入式視覺系統(tǒng)的高級元素；如何簡便快捷地使用軟件 API 和 IP 庫構(gòu)建嵌入式視覺系統(tǒng)，如何把算法開發(fā)的增值部分添加到圖像處理鏈中。
關(guān)鍵字： FPGA 嵌入式

片內(nèi)時(shí)鐘的組合思路和設(shè)計(jì)技巧

片內(nèi)時(shí)鐘的組合思路和設(shè)計(jì)技巧-我們都知道，當(dāng)奇數(shù)個(gè)反相器串聯(lián)在一起，并且把最后一級的輸出反饋給第一級的輸入時(shí)，在邏輯上會(huì)產(chǎn)生震蕩，這樣的電路結(jié)構(gòu)通常被稱為Ring OSC。
關(guān)鍵字： FPGA RingOSC 片內(nèi)時(shí)鐘

詳細(xì)解讀Zynq的三種啟動(dòng)方式(JTAG,SD,QSPI)

詳細(xì)解讀Zynq的三種啟動(dòng)方式(JTAG,SD,QSPI)-本文介紹zynq上三種方式啟動(dòng)文件的生成和注意事項(xiàng)，包括只用片上RAM（OCM）和使用DDR3兩種情況。 JTAG方式 JTAG方式是調(diào)試中最常用的方式，在SDK中在“Project Explorer”窗口工程上右鍵->Debug As->Debug Configurations可以看到以下窗口首次打開左邊窗口中Xilinx C/C++ application(GDB)下沒有子項(xiàng)，這時(shí)雙擊Xilinx C/C++ application(GD
關(guān)鍵字： Xilinx RAM

DTU產(chǎn)品在橋隧監(jiān)測系統(tǒng)中的應(yīng)用

DTU產(chǎn)品在橋隧監(jiān)測系統(tǒng)中的應(yīng)用-橋梁的應(yīng)變監(jiān)測系統(tǒng)中主要的部分就是橋梁應(yīng)力信號的采集控制，通過對橋梁結(jié)構(gòu)的應(yīng)力監(jiān)測系統(tǒng)特點(diǎn)進(jìn)行詳細(xì)分析基礎(chǔ)上，，將FPGA嵌入式技術(shù)和無線網(wǎng)絡(luò)技術(shù)相結(jié)合，橋梁應(yīng)力采集模塊實(shí)現(xiàn)橋梁應(yīng)力數(shù)據(jù)采集以及A/D轉(zhuǎn)換，應(yīng)力數(shù)據(jù)經(jīng)串口到GPRS DTU，然后轉(zhuǎn)換為TCP/IP數(shù)據(jù)包，使用GPRSDTU通過GPRS 網(wǎng)絡(luò)傳送至Internet再發(fā)送數(shù)據(jù)到遠(yuǎn)端的Web服務(wù)器，從而實(shí)現(xiàn)橋梁應(yīng)力數(shù)據(jù)的實(shí)時(shí)遠(yuǎn)程檢測監(jiān)控。
關(guān)鍵字： DTU產(chǎn)品監(jiān)測系統(tǒng) FPGA 嵌入式技術(shù)

基于FPGA的虛擬現(xiàn)實(shí)定位系統(tǒng)

基于FPGA的虛擬現(xiàn)實(shí)定位系統(tǒng)-虛擬現(xiàn)實(shí)技術(shù)是目前計(jì)算機(jī)信息科學(xué)中的前沿學(xué)科，文中設(shè)計(jì)了一種以FPGA 為核心的數(shù)據(jù)采集處理系統(tǒng).利用HMC5883L和ADXL345對虛擬場景中物體的方位和朝向進(jìn)行確定并通過以太網(wǎng)給虛擬場景主機(jī)發(fā)送數(shù)據(jù).整個(gè)系統(tǒng)以 FPGA作為主控制器，配以傳感器數(shù)據(jù)采集，內(nèi)部FIFO存儲(chǔ)，以太網(wǎng)高速傳輸，從而把定位系統(tǒng)參數(shù)實(shí)時(shí)傳送到上位機(jī)中，具有傳輸速度快.實(shí)時(shí)性等優(yōu)點(diǎn)，實(shí)現(xiàn)了虛擬現(xiàn)實(shí)高精度定位的功能.
關(guān)鍵字： FPGA 虛擬現(xiàn)實(shí)

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xilinx fpga介紹

　　Xilinx FPGA 　　Xilinx FPGA主要分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏輯設(shè)計(jì)要求，如Spartan系列；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如Virtex系列，用戶可以根據(jù)自己實(shí)際應(yīng)用要求進(jìn)行選擇。在性能可以滿足的情況下，優(yōu)先選擇低成本器件。　　Xilinx FPGA可編程邏輯解決方案縮短了電子設(shè)備制造商開發(fā)產(chǎn)品的時(shí)間 [ 查看詳細(xì) ]