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Spoc CPU軟核 Part 2-主要特征

邏輯使用量小通用架構(gòu)，可在 Xilinx 和 Altera FPGA 中輕松運(yùn)行。也可以很容易地移植到ASIC。RISC：小指令集多個(gè)累加器，多種數(shù)據(jù)大小雙寄存器文件每條指令中的條件執(zhí)行數(shù)據(jù)存儲(chǔ)器：使用（至少）一個(gè)模塊代碼存儲(chǔ)器：使用串行閃存或塊Spoc被設(shè)計(jì)為幾乎是免費(fèi)的，即在FPGA中占用很少的空間，并從串行閃存中執(zhí)行。許多新的FPGA板卡都已使用串行閃存來配置FPGA。 Spoc 可以使用閃存中未使用的內(nèi)存空間作為代碼內(nèi)存。Spoc0Spoc 可以參數(shù)化。目前，第一個(gè)實(shí)現(xiàn)“Spoc0”不是。Spo
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Spoc CPU軟核 Part 1-Hello world!

Spoc 是一個(gè) cpu...你猜怎么著？讓我們用它來顯示“Hello world！”。在本例中，您需要一個(gè)帶有 RS-232 輸出的 FPGA 板。1. 軟件使用?spoc_asm?編譯以下代碼// First set the stack pointer (required since we use a subroutine below) ?do #0x0C00 -> SPBeginString: ?do #GreetingString -> CSSe
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Spoc CPU軟核（總）

Spoc CPU軟核：FPGA不僅限于普通的硬件邏輯和狀態(tài)機(jī)…添加一個(gè)軟CPU并創(chuàng)建強(qiáng)大的組合?！?Soft PrOcessor核心”-或“ SPOC”第0部分：世界你好！第1部分：主要特征第2部分：軟件（即程序員）模型第3部分：硬件接口第4部分：軟件示例/技巧?…即將推出第5部分：硬件調(diào)試器?…即將推出第6部分：硬件架構(gòu)?…即將推出
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CNC步進(jìn)電機(jī)控制（總）

如何創(chuàng)建多軸CNC銑床FPGA控制器。CNC工程該項(xiàng)目包含7個(gè)部分：第1部分：什么是CNC？第2部分：步進(jìn)控制第3部分：運(yùn)動(dòng)控制器第4部分：積分器第5部分：FPGA運(yùn)動(dòng)控制器第6部分：運(yùn)動(dòng)公式第7部分：運(yùn)動(dòng)
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CNC步進(jìn)電機(jī)控制7 -運(yùn)動(dòng)機(jī)芯

軸參數(shù)每個(gè)軸有兩個(gè)參數(shù)：最大加速度最高速度例如，一個(gè)軸的最大加速度為 20mm/s2，最大速度為 50mm/s。從連續(xù)時(shí)間的運(yùn)動(dòng)公式中，我們可以推導(dǎo)出比，從怠速開始，使用最大加速度，我們將在 2.5 秒后達(dá)到最大速度，并在當(dāng)時(shí)達(dá)到 62.5mm 的位置。然后使用最大減速度（-20mm/s2），我們將再移動(dòng) 62.5 毫米，總共 125 毫米。單軸直線運(yùn)動(dòng)假設(shè)我們想將一個(gè)軸移動(dòng)一個(gè)確定的距離，而不理會(huì)其他軸。有兩種情況：短距離或長(zhǎng)距離。在第一種情況下（短距離），我們不受最大速度的限制，而在第二種情況下（
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CNC步進(jìn)電機(jī)控制6 -運(yùn)動(dòng)公式

由于FPGA運(yùn)動(dòng)單元只接受加速度和時(shí)間數(shù)字，因此PC的工作是計(jì)算它們。由于我們的運(yùn)動(dòng)單元具有非常簡(jiǎn)單的架構(gòu)和可預(yù)測(cè)性，這很容易做到。一點(diǎn)點(diǎn)數(shù)學(xué)我們可以隨時(shí)計(jì)算軸的位置和速度，只需知道加速度即可。讓我們?yōu)橐粋€(gè)軸提供以下四個(gè)變量：p?是位置s?是速度a?是加速度t?是時(shí)間我們還有增量變量：Δ p 是增量位置（例如，如果位置 p 從 10 移動(dòng)到 15，則 Δp?為 5）Δs?是增量速度Δa?是 delta 加速度Δt?是增量時(shí)間
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CNC步進(jìn)電機(jī)控制5 -FPGA運(yùn)動(dòng)控制器

FPGA 設(shè)計(jì)以下是FPGA運(yùn)動(dòng)控制器框圖（顯示三個(gè)軸）：USB-2 數(shù)據(jù)在 FIFO 中緩沖，然后進(jìn)入多路復(fù)用器。由于數(shù)據(jù)是“打包”的，因此需要解復(fù)用器將加速度數(shù)據(jù)分配到每個(gè)積分器的軸。在積分器之后，脈沖發(fā)生器確保階躍/迪爾脈沖具有正確的時(shí)序。這是集成商的心聲。generate for(i=0;?i
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CNC步進(jìn)電機(jī)控制4 -積分器

秘訣在我們的實(shí)現(xiàn)中，PC不會(huì)向FPGA發(fā)送任何位置或速度信息。相反，它會(huì)發(fā)送加速度和時(shí)間信息。 FPGA 使用積分器將它們轉(zhuǎn)換為速度和位置（并相應(yīng)地驅(qū)動(dòng)階躍/二極管信號(hào)）。因此，我們的運(yùn)動(dòng)控制器充當(dāng)加速度積分器。這很容易實(shí)現(xiàn)，因?yàn)樵贔PGA中，積分器只是一個(gè)累加器。以下“C”代碼說明了FPGA在每個(gè)時(shí)鐘周期的性能：??//?Acceleration?is?known?(provided?by?the?PC)
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CNC步進(jìn)電機(jī)控制3 -運(yùn)動(dòng)控制器

軟件與硬件運(yùn)動(dòng)控制器雖然梯形輪廓易于計(jì)算，并且PC通常足以驅(qū)動(dòng)步進(jìn)信號(hào)，但請(qǐng)考慮以下兩個(gè)缺點(diǎn)：PC 必須是專用的。PC 引入了機(jī)械抖動(dòng)（由于步進(jìn)電機(jī)的驅(qū)動(dòng)時(shí)間不合適，導(dǎo)致軋機(jī)晃動(dòng)或運(yùn)行速度降低）：軟件時(shí)序分辨率受并行接口速度的限制。當(dāng)多個(gè)軸一起驅(qū)動(dòng)，步進(jìn)電機(jī)全速運(yùn)行時(shí)，每個(gè)軸每秒接收幾個(gè) 100000 個(gè)脈沖。由于軟件無法同時(shí)在多個(gè)軸上實(shí)現(xiàn)精確的定時(shí)（軟件一次只能做一件事！），因此機(jī)械抖動(dòng)會(huì)增加，并且可能需要降低全步進(jìn)速度才能進(jìn)行補(bǔ)償。如果您有一臺(tái)舊 PC 在壁櫥里無所事事（就像我們大多數(shù)人一樣），不介
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CNC步進(jìn)電機(jī)控制2 -步進(jìn)控制

并行接口這是一個(gè)典型的業(yè)余愛好者 CNC 設(shè)置。PC 使用其并行（打印機(jī)）接口連接到步進(jìn)控制器，進(jìn)而驅(qū)動(dòng) CNC 銑床的步進(jìn)電機(jī)（有時(shí)簡(jiǎn)稱為“步進(jìn)電機(jī)”）。假設(shè)我們的工廠有三個(gè)步進(jìn)電機(jī)，讓我們放大以查看更多細(xì)節(jié)。PC 為每個(gè)步進(jìn)電機(jī)發(fā)送兩個(gè)信號(hào)（步進(jìn)和方向）。然后步進(jìn)控制器生成步進(jìn)輸出（每個(gè)步進(jìn) 4 到 8 根線，具體取決于它們的類型）。PC 必須專用于 CNC 任務(wù)，因?yàn)椴竭M(jìn)/Dir 信號(hào)的時(shí)序必須盡可能精確。 PC 必須在 DOS 模式下運(yùn)行，或者在 Windows/Linux 模式下運(yùn)行，但所有其他
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CNC步進(jìn)電機(jī)控制1 - 什么是 CNC？

CNC是驅(qū)動(dòng)切割機(jī)的控制器。最受歡迎的切割機(jī)是銑床。銑床簡(jiǎn)單的銑床有 3 個(gè)軸，而更復(fù)雜的機(jī)器有 4 個(gè)或更多軸。這是一臺(tái)簡(jiǎn)單的 3 軸銑床。每個(gè)軸都用手柄手動(dòng)控制。在數(shù)控機(jī)床上，每個(gè)軸都由電機(jī)和控制器移動(dòng)，以精確控制電機(jī)的旋轉(zhuǎn)。例如，假設(shè)電機(jī)每轉(zhuǎn)一圈，軸就會(huì)移動(dòng) 1 毫米。要移動(dòng) 3 毫米，您需要轉(zhuǎn) 3 圈。控制器如何確保電機(jī)整齊轉(zhuǎn)動(dòng) 3 圈？電機(jī)和回路控制常用的電機(jī)有兩種類型：步進(jìn)電機(jī)和CC電機(jī)（CC=連續(xù)電流）。步進(jìn)電機(jī)通常使用開環(huán)運(yùn)動(dòng)控制，而 CC 電機(jī)使用閉環(huán)運(yùn)動(dòng)控制。解釋這意味著什么之
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DDS直接數(shù)字合成

DDS 是一種用于創(chuàng)建信號(hào)發(fā)生器的好方法。項(xiàng)目介紹任意信號(hào)相位累加器插值
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DDS直接數(shù)字合成4 - 插值

現(xiàn)在，雖然相位累加器非常精確，但輸出受到查找表中條目數(shù)量有限的影響：從一個(gè)條目轉(zhuǎn)到下一個(gè)條目時(shí)，輸出值會(huì)“跳躍”。這對(duì)于低輸出頻率特別敏感，但也會(huì)影響高輸出頻率，這會(huì)在輸出頻譜中引入不需要的頻率。我們將解決這個(gè)問題。為了便于理解，讓我們回到 15 位相位累加器。// sine without linear interpolationreg [14:0] phase_acc; ? ?// 15bitalways @(posedge clk) phase_acc <= phase
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DDS直接數(shù)字合成3 - 相位累加器

DDS的第二個(gè)技巧是長(zhǎng)相位累加器。它允許來自DDS輸出的信號(hào)頻率非常靈活。我們將通過一個(gè)示例了解它是如何工作的。讓我們從這個(gè)簡(jiǎn)單的代碼開始。reg [10:0] cnt; ? // 11bit counteralways @(posedge clk) cnt <= cnt + 11'h1;sine_lookup my_sine(.clk(clk), .addr(cnt), .value(sine_lookup_output));計(jì)數(shù)器實(shí)際上是一個(gè)“相位累加器”。那是因?yàn)樗看?/li>
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DDS直接數(shù)字合成2 - 任意信號(hào)

為了生成任意信號(hào)，DDS 依賴于兩個(gè)主要技巧。LUT第一個(gè) DDS 技巧是 LUT（查找表）。 LUT 是一個(gè)表格，用于保存我們想要生成的模擬信號(hào)的形狀。在FPGA中，LUT是作為blockram實(shí)現(xiàn)的。在上圖中，我們使用了 512x10 位 LUT，它通常適合一個(gè)或兩個(gè)物理 FPGA 模塊。正弦波最常產(chǎn)生的信號(hào)形狀是正弦波。它很特別，因?yàn)樗袃蓚€(gè)對(duì)稱性，可以很容易地利用它們來使 LUT 看起來更大。在正弦波中，第一個(gè)對(duì)稱性是sin（α）=sin（π-α）。假設(shè)我們的 “my_DDS_LUT” blo
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xilinx fpga介紹

　　Xilinx FPGA 　　Xilinx FPGA主要分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏輯設(shè)計(jì)要求，如Spartan系列；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如Virtex系列，用戶可以根據(jù)自己實(shí)際應(yīng)用要求進(jìn)行選擇。在性能可以滿足的情況下，優(yōu)先選擇低成本器件。　　Xilinx FPGA可編程邏輯解決方案縮短了電子設(shè)備制造商開發(fā)產(chǎn)品的時(shí)間 [ 查看詳細(xì) ]