Altera在FPGA中提供硬核浮點(diǎn)DSP，意義何在？

近日，Altera近日宣布在FPGA浮點(diǎn)DSP性能方面實(shí)現(xiàn)了變革，正在發(fā)售的Arria 10 FPGA在業(yè)界率先符合IEEE 754的硬核浮點(diǎn)DSP模塊。未來(lái)，該硬核浮點(diǎn)技術(shù)也將集成在14 nm Stratix 10 FPGA和SoC中。

首席DSP產(chǎn)品規(guī)劃經(jīng)理Michael Parker在視頻采訪中表示，“這使Altera FPGA和SoC的性能和功耗效率比在更多的應(yīng)用上優(yōu)于微處理器和GPU?！笨梢詽M足大計(jì)算量應(yīng)用需求，例如高性能計(jì)算 (HPC)、雷達(dá)、科學(xué)和醫(yī)療成像等。

                 DSP模塊只占1/10 FPGA，性能相當(dāng)于最優(yōu)的DSP芯片

據(jù)悉，DSP模塊只占FPGA的1/10左右。但是區(qū)區(qū)1/10的作用很大，Arria 10器件可實(shí)現(xiàn)1.5 TeraFLOP (每秒浮點(diǎn)運(yùn)算次數(shù))的DSP性能，“相當(dāng)于性能最優(yōu)的TI DSP”；而在未來(lái)的14nm Stratix 10器件中，DSP性能則高達(dá)10 TeraFLOP。

                  硬核浮點(diǎn)好在哪兒？
首先是性能提升。過(guò)去需要定點(diǎn)DSP模塊和邏輯單元完成計(jì)算，之間需要大量布局，而Altera V系列主頻只有200~250MHz。新的Arria 10的主頻為400~450MHz，而且只需一個(gè)浮點(diǎn)DSP模塊即可搞定。

其次，硬核浮點(diǎn)的資源效率高。含在Arria 10和Stratix 10器件中的硬核單精度浮點(diǎn)DSP模塊基于Altera創(chuàng)新的精度可調(diào)DSP體系結(jié)構(gòu)。傳統(tǒng)的方法使用定點(diǎn)乘法器和FPGA邏輯來(lái)實(shí)現(xiàn)浮點(diǎn)功能，而Altera的硬核浮點(diǎn)DSP與此不同，幾乎不使用現(xiàn)有FPGA浮點(diǎn)計(jì)算所需要的邏輯資源（下圖），因此，占1/10面積的DSP模塊就可以把計(jì)算搞定。這不僅節(jié)約了資源，還降低了功耗。

最后，開(kāi)發(fā)時(shí)間也得到了簡(jiǎn)化。以前的DSP應(yīng)用要經(jīng)過(guò)建立設(shè)計(jì)（浮點(diǎn)），再人工轉(zhuǎn)換成定點(diǎn)，在FPGA中實(shí)現(xiàn)定點(diǎn)，最后驗(yàn)證是否正確。而在Cyclone V等V系列中，Altera的工具采用了時(shí)序收斂等技術(shù)，使設(shè)計(jì)時(shí)間大大縮短。這一次，設(shè)計(jì)人員可以將其DSP設(shè)計(jì)直接轉(zhuǎn)譯成浮點(diǎn)硬件，而不是轉(zhuǎn)換為定點(diǎn)。結(jié)果，大幅度縮短了時(shí)序收斂和驗(yàn)證時(shí)間。Altera還提供多種工具流程，幫助硬件設(shè)計(jì)人員、基于模型的設(shè)計(jì)人員以及軟件編程人員在器件中輕松實(shí)現(xiàn)高性能浮點(diǎn)DSP模塊。

                “FPGA的每瓦性能最高”

FPGA具有精細(xì)粒度的密集流水線體系結(jié)構(gòu)，因此非常適合用作高性能計(jì)算加速器。“在大計(jì)算量應(yīng)用中，與DSP、CPU和GPU相比，F(xiàn)PGA的每瓦性能是最高的。”Altera公司軟件和DSP產(chǎn)品市場(chǎng)經(jīng)理Albert Chang指出。

         意義

十多年前，F(xiàn)PGA做DSP，向獨(dú)立DSP芯片發(fā)起挑戰(zhàn)?，F(xiàn)在Altera又在硬核浮點(diǎn)DSP模塊方面有了新突破，無(wú)疑是FPGA取得的又一亮麗成就。

多年來(lái)，Altera十分重視高性能計(jì)算的小眾領(lǐng)域，例如石油和天然氣、數(shù)據(jù)安全、金融市場(chǎng)、研究、制造等，此次新產(chǎn)品推出，Altera用FPGA、DSP、ARM處理器等，繼續(xù)捍衛(wèi)在此領(lǐng)域的領(lǐng)先地位，并繼續(xù)完成從FPGA向SoC的蛻變。