動向 | 英特爾工藝真的落后了嗎？
加入技術(shù)交流群
晶體管創(chuàng)新 互連創(chuàng)新 未來 現(xiàn)實意義 對雙方的影響 總結(jié)
同樣，對于英特爾來說，他們可以從摩爾定律如常運行獲得的好處是使其產(chǎn)品的競爭可以擴展到物聯(lián)網(wǎng)，GPU和AI等新市場，這對他們來說至關(guān)重要。
鑒于摩爾定律是指數(shù)趨勢，那就意味著即使僅領(lǐng)先一步也可以帶來巨大的競爭優(yōu)勢。例如，對于游戲玩家來說，性能提高2倍的GPU可能意味著獲得60fps而不是30fps。
但對于英特爾來說，由于10nm工藝延遲了三年，這使他們失去了領(lǐng)先優(yōu)勢，該優(yōu)勢先前由Tick-Tock節(jié)奏牢牢確立。但是，這些延遲現(xiàn)在已經(jīng)過去，英特爾似乎已經(jīng)恢復(fù)了其2年節(jié)奏目標。同時，盡管采用了較為適度的2.5年節(jié)奏，但TMSC的3nm節(jié)點承諾的改進僅為1.7倍（明顯低于2倍）。在接下來的幾年中，這將使英特爾有時間趕上并回到同等密度。至少在理論上應(yīng)該如此。
但自撰寫本文以來，英特爾宣布了7納米的延遲，為此我進行了一些必要的調(diào)整。
不過就筆者看來，半導(dǎo)體工藝技術(shù)的意義不僅僅在于投資者甚至技術(shù)愛好者所關(guān)注的晶體管密度指標。而且，在那些方面，臺積電的知名度和建立的工藝領(lǐng)導(dǎo)力還不清楚。（的確，雖然宣布了7nm延遲，但英特爾還宣布了10nm SuperFin。）
正如英偉達創(chuàng)始人黃仁勛所說：“工藝技術(shù)比許多技術(shù)要復(fù)雜得多，我認為人們已經(jīng)將其簡化到幾乎荒謬的程度?！?/span>
本文的論點是，晶體管的性能和功耗同密度一樣重要。納米級數(shù)字已經(jīng)只是市場營銷的手段，而不是參考實際的晶體管尺寸，甚至更不用說晶體管在切換時消耗多少能量，或者其切換速度有多快。
但是，最重要的是，首先要提到的是密度以外的其他指標，但它們不如單位面積的晶體管（密度）那樣簡單。它們（也）受頂層設(shè)計決策的影響很大。（盡管密度也是如此，但可以更容易地對其進行測量。）
我將通過回顧一些歷史示例來說明晶體管的這一方面：
在1990年代后期，晶體管的性能縮放（稱為Dennard縮放）已達到極限，從而拉開了GHz戰(zhàn)爭的序幕。英特爾（Intel）在2001年發(fā)明了一種稱為應(yīng)變硅（strained silicon）的技術(shù)，該技術(shù)在90nm出現(xiàn)，而在2004年左右才出現(xiàn)在65nm 。此技術(shù)的進一步增強使晶體管能夠隨著時間的推移繼續(xù)提高驅(qū)動電流（性能）。
此外，并非所有晶體管的特征都具有相同的長度。例如，在柵極（控制晶體管）和源極—漏極（電流在其中流動）之間存在一個相對較小的絕緣層。在2000年代初期，該層的寬度接近以原子單層測量的寬度。無法進一步擴展將進一步降低功耗。它的小寬度也導(dǎo)致泄漏的大量增加（由于量子效應(yīng)）。為了克服這些問題，英特爾于2007年推出了一套材料科學創(chuàng)新技術(shù)，即45nm的HKMG（高k金屬柵極），然后在2011-2012年左右將其復(fù)制到28nm 。這些有緩解泄漏增加到不可持續(xù)的水平，并允許持續(xù)進行特征尺寸縮放（因此，防止摩爾定律終止）。
然而，由于泄漏一直是一個問題，眾所周知的歷史CMOS晶體管仍被耗盡（盡管有HKMG）。確實，如果您還無法在縮小尺寸的同時降低功耗并增加泄漏，確實能夠縮小功能是一回事（特別是在最近十年的移動時代中）。英特爾再次引領(lǐng)開發(fā)Tri-Gate / FinFET?？梢哉f，這是一個新的晶體管“架構(gòu)”，它可以使柵極更充分地圍繞源漏溝道。因此，這增加了電流控制，或者換句話說，減少了泄漏。英特爾于2012年初在22nm處推出了該產(chǎn)品，隨后于2015年初在16nm 處推出了該產(chǎn)品。
另外，值得注意的是，臺積電的20nm仍然是平面的。但是，可以說，這是臺積電迄今為止最不成功的節(jié)點之一。最好的例子是GPU：Nvidia和AMD。盡管20nm的密度提高了1.9倍，但兩者都跳過了20nm。事實證明，如果沒有足夠的功耗預(yù)算，更多的晶體管不是很有用。
此外，值得注意的是，臺積電可能會因英特爾業(yè)界領(lǐng)先的22nm FinFET推出而措手不及。TSMC從其14nm節(jié)點引入FinFET，將其插入其20nm工藝中，并將其稱為16nm的“新”工藝（因此將其14nm重命名為10nm，將其重命名為10nm至7nm等）。
在FinFET時代，可以通過增加鰭片的高度或以犧牲晶體管密度為代價使用更多鰭片來進一步提高FinFET的性能。
反向稱為鰭減少：每個晶體管使用更少的鰭。隨著FinFET性能的提高，這已經(jīng)成為可能，并且已經(jīng)發(fā)生了幾代。這樣，奇怪的是，性能的提高實際上是密度提高的原因。
上面提到的三項主要材料科學創(chuàng)新（應(yīng)變硅，HKMG，F(xiàn)inFET）為英特爾提供了巨大的工藝技術(shù)優(yōu)勢，因為英特爾比其他領(lǐng)先的代工廠領(lǐng)先三到四年推出了它們。
但是，它們只是與密度有松散的關(guān)系：它們是為了繼續(xù)進行歷史擴展而發(fā)明的，但它們不僅提供了擴展功能，還提供了性能和功率方面的優(yōu)勢。
此外，不僅有晶體管。同樣重要的是，還有互連，顧名思義就是連接晶體管。打個比方：它的功能是晶體管的作用更像是多米諾骨牌鏈，而不是單個（無用的）碎片。
如今，稱為線后端（back-end of line，BEOL）的互連堆棧由10多個金屬層組成。這里可以指出其他幾種趨勢：
互連也是功率和性能的瓶頸：單個晶體管實際上可以在高達數(shù)十或數(shù)百GHz的頻率下切換。它也越來越成為擴展的瓶頸。
在14nm處，英特爾在一些選定層之間引入了“氣隙”（air gaps） 。某些讀者可能知道，空氣是最好的絕緣體之一，因此確實提高了功率和性能。英特爾仍然是唯一一家存在空隙的晶圓廠。因此，在這方面，英特爾目前有六年的領(lǐng)先優(yōu)勢，而且還在繼續(xù)增長。
最接近晶體管的最低層也稱為中間線（middle-of-line ：MOL）。在這里，英特爾在10nm的時候帶來了Ruthenium和Co，但還在互連堆棧的最底層使用了鈷，從而帶來了顯著的改進。
臺積電還推出了7nm的Cobalt，但它不在互連中，只有MOL。
為了繼續(xù)進行晶體管縮放，在EUV之前，業(yè)界使用了多次曝光：多次曝光晶圓，而不是一次曝光。迄今為止，英特爾仍然是唯一在互連層中使用四重圖案的晶圓廠，盡管英特爾表示這是導(dǎo)致良率問題的原因之一。
英特爾的10nm SuperFin行業(yè)首創(chuàng)的Super MIM與其他行業(yè)相比，在相同面積上的電容增加了5倍。顯然，這是一項重大的過程創(chuàng)新。
英特爾的首席工程師Murthy曾表示，互連在5nm上也很重要。
一般來說，以上提到的所有創(chuàng)新（也許除了FinFET之外）都可以稱為材料科學創(chuàng)新。從發(fā)布之日起，我注意到（甚至延續(xù)到10nm SuperFin），顯然英特爾的歷史材料科學創(chuàng)新領(lǐng)先地位和創(chuàng)新無與倫比。（注：尚不清楚7nm延遲對英特爾2023年5nm生產(chǎn)目標的影響程度。）
隨著晶體管及其之間的特征尺寸不斷變小，在過去的二十年中仍將需要半導(dǎo)體創(chuàng)新。
通過將柵極完全包裹在溝道周圍，可以進一步改善FinFET 。在不久的將來，該行業(yè)確實將超越FinFET（三柵極），簡稱為全方位柵極（“四柵極”）或GAA。
盡管理論上的收益不如FinFET平面那么大，但這將提供與使用FinFET相似的收益。
英特爾將在其5nm（據(jù)Murthy稱2023年末），三星將在2022年達到3納米，臺積電在2024/2025年達到2納米。
通過將溝道材料從硅更改為Ge或III-V組合，可以進一步提高FinFET和納米線的功率和性能。
納米線可以水平或垂直取向。
目前尚不清楚當納米線用盡之時，行業(yè)將如何做，但是（研究中）的選擇范圍很大。
除了轉(zhuǎn)向GAA，未來的另一項改進可能是將通道材料（電流流過）更改為后硅（post-silicon）材料。
除了GAA之外，在各個研究階段中，實際上還有數(shù)十種未來的CMOS后選項。自旋電子學，碳納米管，量子隧道...在英特爾的研究中，英特爾似乎更喜歡自旋電子學，臺積電（TSMC）碳納米管，盡管目前尚無真正發(fā)展的東西。
英特爾在2018-2019年宣布了其正在研究的高度未來化的后CMOS量子器件，稱為MESO。
英特爾可能會在臺積電2N之前采用5nm的全能（GAA）納米線，這有力地表明，即使在密度方面有所落后，英特爾仍然可以繼續(xù)在摩爾定律的材料科學和晶體管創(chuàng)新方面保持領(lǐng)先地位。
它也顯示了我所說的“納米級游戲”，因為英特爾的5nm可能與臺積電的2N一樣先進，盡管名稱上似乎存在很大差異。（作為比較，硅原子約為0.2nm。）
亞閾值斜率（Sub-threshold Slope）
作為稍微技術(shù)性的部分（如果還沒有，但是可以跳過），為了說明除晶體管密度以外的一種度量標準（晶體管規(guī)格），有一個關(guān)鍵的晶體管度量標準稱為亞閾值斜率。
晶體管本身不像計算機程序員那樣二進制。通常，驅(qū)動電流隨著電壓施加到柵極而增加。此外，正如術(shù)語“泄漏”所暗示的，即使處于“截止”狀態(tài)的晶體管仍然可以流過一些電流。
在大多數(shù)芯片中，“導(dǎo)通”或“關(guān)斷”要求驅(qū)動電流相差幾個數(shù)量級。假設(shè)隨著電壓的增加驅(qū)動電流僅會有限地增加，這意味著將晶體管視為“導(dǎo)通”狀態(tài)需要有一些最小電壓，稱為閾值電壓。
因此，電流增加（電壓增加時）的（指數(shù)）速率決定了該閾值電壓。因此，可以改善該指標的技術(shù)可以允許大幅降低工作電壓。而且，由于功率/能量在電壓函數(shù)中呈二次方比例變化，因此這可能導(dǎo)致芯片的功耗和能效得到嚴重改善（盡管可能以峰值性能為代價）。
這稱為亞閾值（驅(qū)動電流）斜率。它以mV /dec為單位：將驅(qū)動電流增加10倍需要多少毫伏。越低越好。
對于硅/ CMOS，理論極限為60mV / dec。平面晶體管可實現(xiàn)低至三位數(shù)的低值（?100-120）。
實際上，F(xiàn)inFET能夠?qū)⑵浣档偷椒浅＝咏鼧O限的水平，約為65mV / dec。這進一步顯示了英特爾憑借其三年FinFET領(lǐng)先優(yōu)勢。（如果僅英特爾的領(lǐng)導(dǎo)層/管理層預(yù)見到了智能手機的重要性，或者這對于GPU的有用性，等等。）
無論如何，這一限制表明，超越CMOS的技術(shù)至少可以在功耗/能耗方面進一步提高：其他技術(shù)的亞閾值斜率可能比CMOS的60mV / dec 更陡?？赡艿椭?20mV / dec甚至更低。
我現(xiàn)在將總結(jié)這些創(chuàng)新帶來的一些實際產(chǎn)品收益：
英特爾在45納米（HKMG節(jié)點）上的Core CPU幫助其擴大了與AMD的差距，并奪回了市場份額，并在接下來的10多年中奪回了絕對的CPU領(lǐng)導(dǎo)地位。
英特爾的平面晶體管CPU在32nm Sandy Bridge的情況下達到了約4.6GHz。鑒于FinFET大多會降低功耗，而很少關(guān)注性能（最初），因此其22納米后繼產(chǎn)品Ivy Bridge的時鐘速度有所下降。
但是，改進的FinFET（更薄，更矩形），氣隙以及其他可能的技術(shù)使14nm Skylake最終在性能上擊敗了平面晶體管，如今14nm ++在商業(yè)產(chǎn)品中可達到5.3GHz（單核）。
Ice Lake（10nm）的15W配置達到3.9GHz，28W達到4.1GHz。Tiger Lake（10納米SuperFin）將其提高到4.8 GHz。這表明在引入過程之后，過程改進可以繼續(xù)進行，并且可以帶來顯著的改進（即使在這種情況下，只是為了與上一代保持一致）。
AMD的Zen幾乎不會超過4.0GHz?；?nm的Zen 2對此進行了改進，但其頻率仍然很容易落后于14nm ++。
如上所述，Nvidia和AMD都跳過了20nm，因為它缺少FinFET（以及以HP為重點的設(shè)計庫）。同樣，20nm并不能改善每個晶體管的成本。就像使用電源一樣，如果每個晶體管的成本沒有下降，您就無法真正實現(xiàn)更多的晶體管。利用摩爾定律。
高通公司當時的Snapdragon 600（如果我沒記錯的話）是對Snapdragon S4的有意義的改進，盡管其架構(gòu)相同，但它已使用HKMG從28nm升級到了臺積電的28nm版本（臺積電如此努力地從英特爾復(fù)制了四年）在Intel之后）。
英特爾的22FFL工藝于2017年宣布為低成本FinFET工藝，具有超低泄漏晶體管，其泄漏量降低了100倍。臺積電對此根本沒有任何等效/競爭，因為它自己的競爭工藝使用平面晶體管。臺積電（TSMC）最近宣布推出了這種12nm的變體，或者沒有同類產(chǎn)品。這意味著被認為是全球領(lǐng)先的代工廠的臺積電在引入主流FinFET節(jié)點方面落后于英特爾3-4年。
再說一次，Applede CPU內(nèi)核的頻率尚未達到3GHz。因此，即使蘋果擁有更好的架構(gòu)，英特爾CPU也將朝著5GHz的方向加速。考慮到蘋果即將向基于ARM的Mac過渡，這一點尤其重要。
最后，人們一直在將手機芯片的功耗與筆記本電腦芯片的功耗進行比較，甚至繼續(xù)陷入ARM與x86（RISC與CISC）的謬論。上述優(yōu)勢）。但是，還有一個更現(xiàn)代的例子，例如英特爾的Lakefield，繼續(xù)證明其x86芯片（Core和Atom）在低功耗設(shè)計中使用都沒有困難。
考慮到7nm的延遲，英特爾甚至可能進一步開發(fā)其10nm技術(shù)的改進，因為它現(xiàn)在必須使用比計劃更長的時間（除非用于臺積電）。英特爾認為，這將使其在 10nm 范圍內(nèi)進一步提高摩爾定律（密度除外），SuperFin已證明10nm。為此，可能在即將推出的10nm ++（+）中引入了一些計劃用于7nm（+）（+）的材料科學創(chuàng)新。
根據(jù)定義，這種節(jié)點內(nèi)改進主要取決于材料科學的創(chuàng)新（針對功率/性能），而不是密度方面的改進。
晶體管技術(shù)遠不止于特征尺寸和密度數(shù)字。自2000年代初以來，英特爾在領(lǐng)先的材料科學創(chuàng)新領(lǐng)域取得了歷史性且重要的3年領(lǐng)先地位，其中應(yīng)變硅，HKMG和FinFET的重要三重奏證明了這一點。進一步的創(chuàng)新包括互連中的氣隙和鈷（臺積電沒有）。在不直接影響晶體管密度的同時，這也是制程技術(shù)，因此在比較和討論制程領(lǐng)導(dǎo)力時應(yīng)予以考慮。
顯然，但可以承認的是，如果英特爾在此類創(chuàng)新方面取得了3年的領(lǐng)先優(yōu)勢（但確實如此），但10納米工藝被推遲了3年，那么這種領(lǐng)先優(yōu)勢也將受到質(zhì)疑。確實：三星將在英特爾之前邁向GAA。
但是，這樣的研究和創(chuàng)新渠道并不會因為一個節(jié)點存在良率問題而消失。
英特爾對+和++節(jié)點內(nèi)變體的介紹以及有意義的增強功能說明了這一點。例如，據(jù)說14nm + / 14nm ++具有10nm的功能。這可能是一種方式，例如，將來10nm +（+）或7nm（+）（+）可能會減少3年延遲的影響，如果它們同樣實現(xiàn)7nm / 5nm的功能，也許，并繼續(xù)展示本文所述的過程技術(shù)的功率性能方面。
確實，鑒于已宣布的10nm SuperFin特性，這可能會在這些方面與臺積電的5nm競爭，從而縮小功率和性能差距。
或者相反，英特爾可能會通過在+和++節(jié)點中分散創(chuàng)新來提高其執(zhí)行力，從而降低在一個節(jié)點中組合太多功能的風險。
因此，總結(jié)起來，功耗和性能（以及每個晶體管的成本）對于產(chǎn)品和推進摩爾定律同樣重要。如果沒有功耗或成本預(yù)算，則不能使用更多的晶體管。對于性能，特別是與CPU（臺積電大部分收入來自于CPU）相關(guān)的臺積電，絕不具有它可以合理聲稱擁有的性能領(lǐng)先優(yōu)勢（相對于其約1年的晶體管密度領(lǐng)先優(yōu)勢），因為它是時鐘頻率英特爾的14nm ++（+++++）CPU證明，盡管以功耗方面的劣勢為代價，但10nm（增強型）SuperFin也會改善這一點。
如上所述，密度以外的所有這些方面也受到材料和晶體管科學創(chuàng)新的嚴重影響。
除了密度之外，一個過程還有更多的內(nèi)容。并非所有產(chǎn)品都首先需要最高密度?？傮w上，雖然新節(jié)點確實具有一攬子好處，但不僅包括密度，而且還具有更低的成本，更低的功率以及更高的性能，但一些關(guān)鍵的創(chuàng)新（例如HKMG和FinFET）已經(jīng)在某些方面實現(xiàn)高于平均的改進，例如泄漏，即使這不像密度那樣容易量化或預(yù)測。
從歷史上講，甚至在10nm時，英特爾在許多重要創(chuàng)新中都處于領(lǐng)先地位。這些方面的領(lǐng)導(dǎo)者可以緩解密度不足的問題。實際上，正如我在未發(fā)表的10nm SuperFin文章中所說的那樣，該節(jié)點可能被視為當前生產(chǎn)中最前沿的（“過程領(lǐng)導(dǎo)”）節(jié)點。
最臭名昭著的是臺積電的壽命短的20N節(jié)點，因為它缺乏FinFET架構(gòu)。同樣，3N缺乏其后繼者，即GAA（而競爭者正在全力以赴），因此這可能會或可能不會保證對此節(jié)點有一些初步的謹慎。
對于英特爾投資者來說，14納米+和14納米++的節(jié)點內(nèi)部應(yīng)該至少提供一些保證，即英特爾在材料科學方面非常成功的產(chǎn)品線和領(lǐng)導(dǎo)地位不會隨10納米的延遲而消失。對于10nm，10nmSF和10nmESF將幫助英特爾有所恢復(fù)。即將到來的Tiger Lake的10nmSF應(yīng)該使英特爾比Ice Lake的10nm更具備競爭力，因為它允許更高的頻率。英特爾已經(jīng)表示，由于頻率相關(guān)的原因，它正在等待10nmESF在臺式機上引入10nm。
將來，盡管英特爾不會像三星那樣成為第一個向GAA過渡的公司，但它仍將領(lǐng)先于臺積電（在最后確定的路線圖時間表上），而且英特爾歷史材料科學的專業(yè)知識可能使他們能夠更好地實施了這項技術(shù)。例如，使用GAA，可以將多條導(dǎo)線彼此堆疊，從而在不縮小晶體管尺寸的情況下大大提高了密度。也許，這可以使英特爾在將來重新獲得密度領(lǐng)先優(yōu)勢?；蛟S，英特爾還有其他一些技術(shù)正在醞釀之中，這些技術(shù)將在三星和臺積電之前數(shù)年推出，但這只是猜測（盡管英特爾對其發(fā)明的MESO設(shè)備產(chǎn)生了一些質(zhì)疑）。
因此，誠然，雖然10nm SuperFin的SuperMIM表明它可能仍將是英特爾在工藝技術(shù)方面的強項之一，但不能肯定的是，英特爾是否會像HKMG和FinFET一樣繼續(xù)在這一領(lǐng)域保持領(lǐng)先地位。
總而言之，當一家公司宣布一項新工藝時，臺積電和英特爾的投資者應(yīng)該注意，除了標準密度或PPA（功耗性能區(qū)域）的改進（例如Intel 22nm的FinFET）以外，是否還有其他特別要求。這些變化可能與密度無關(guān)，但也具有重要的好處?；蛉缗_積電（TSMC）的20nm所示：如果不引入任何創(chuàng)新來改善這些泄漏，則諸如泄漏之類的某些方面可能會帶來真正的阻力（這可能會或可能不會提供有關(guān)臺積電3N節(jié)點性能的任何線索）。
在這方面，英特爾的下一個重要里程碑將是7nm，因為英特爾宣稱設(shè)計規(guī)則大幅減少了4倍，這主要歸功于EUV的推出。這就意味著至少在產(chǎn)量允許的情況下，產(chǎn)品的設(shè)計+量產(chǎn)應(yīng)該要快得多，但是EUV也應(yīng)該有助于提高產(chǎn)量（顯然不會）。
接下來（盡管自從14nm以來，“下一個”一直是重復(fù)出現(xiàn)的主題），并且對于英特爾而言，現(xiàn)在更重要的是，考慮到7nm問題，英特爾/ TSMC在5nm / N3方面在全能門方面的分歧將是下一個基準來看看誰的材料科學和工藝創(chuàng)新真的可以扼殺。
臺積電在FinFET上使用3N可能會或可能不會提供有關(guān)誰將領(lǐng)先的線索。另一方面，如果7納米延遲也影響5納米（英特爾尚未提供任何澄清），則英特爾和臺積電可能會同時進入納米線時代。無論如何，投資者之間關(guān)于英特爾工藝技術(shù)的共同的，過分的悲觀印象似乎與現(xiàn)實完全脫節(jié)，甚至可能需要進行認真的校準，甚至Nvidia的首席執(zhí)行官也建議這樣做。
*博客內(nèi)容為網(wǎng)友個人發(fā)布，僅代表博主個人觀點，如有侵權(quán)請聯(lián)系工作人員刪除。
