基于FPGA過采樣技術及實現(xiàn)

　　由圖5可知，FPGA實現(xiàn)了以下功能：產(chǎn)生ADC時序，控制ADC的采樣頻率;以ADC轉換結束標志位為觸發(fā)信號，讀取ADC的轉換數(shù)據(jù);為濾除ADC輸出信號的量化噪聲和減小數(shù)據(jù)量，實現(xiàn)低通濾波和減采樣模塊;配置一塊ROM區(qū)，用于存儲濾波器系數(shù)，用于濾波器的實現(xiàn);為與外部處理引擎進行通訊，實現(xiàn)UART接口協(xié)議;為使個模塊協(xié)調(diào)工作，采用鎖相環(huán)產(chǎn)生不同頻率的時鐘。

　　而模塊的工作流程為：處理引擎將待測信號的頻率通過UART傳給低通濾波和減采樣模塊，該模塊根據(jù)該頻率設置濾波器參數(shù)和減采樣的下抽取率;ADC時序模塊產(chǎn)生CNVST，啟動ADC進行采樣，BUSY信號觸發(fā)數(shù)據(jù)讀取模塊將數(shù)據(jù)讀入;低通濾波器和減采樣模塊根據(jù)設置好的參數(shù)和下抽取率對讀入的數(shù)據(jù)進行處理，處理完畢后，再將數(shù)據(jù)通過UART傳到處理引擎做后續(xù)處理。

　　模塊中的ADC選用的是ADI公司的AD7674，18位、800KSPS逐次逼近型模數(shù)轉換器，具有較高的數(shù)據(jù)通過率。支持差分輸入模式，其內(nèi)部采樣保持電路的負載可調(diào)，5V單電源供電。器件內(nèi)部還集成了轉換時鐘、基準緩沖器及錯誤校準電路，并具有功能強大的串口和并口，與3V和5V電平兼容。而FPGA則選用的是Altera CycloneⅡ-EP2C8Q208C8，包括5個部分：可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式塊RAM、豐富的布線資源和底層嵌入功能單元。

　　基于AD7674和EP2C8，該模塊設計獲得的相關參數(shù)為：

　　(1) 下抽取率，過采樣率，由于ADC的最高采樣頻率為800KSPS，則該模塊可用于0Hz -32kHz信號的測量;

　　(2) ADC的本身分辨率為18位，過采樣后達到的最大分辨率為25位;

　　(3) ADC基準電壓為4.096V，最高分辨率時可分辨的信號大小為：

　　(4) 為使ADC達到25位分辨率，除滿足下抽取率N=47外，還必須保證低通濾波器的阻帶衰減符合過采樣的要求。由式(1)和(2)可知， 阻帶衰減R0=64.3dB。使用切比雪夫最佳逼近法獲得濾波器系數(shù)，通過計算及考慮到設計余量，得到濾波器長度L=4N，N=47時，實際阻帶衰減為R0=75dB;利用MATLAB軟件中的函數(shù)CHEBWIN(L，R0)獲得濾波器系數(shù);將濾波器系數(shù)量化成8位，并進行16倍下抽取，抽取后的值對應為N=45 時的濾波器系數(shù)。將其存入FPGA的ROM區(qū)，以此為基準得到其他下抽取率的濾波器系數(shù)。