賽靈思推出ISE 12.3設計套件，引入AMBA 4 AXI4 IP 核

　　ISE12.3增強PlanAhead 設計與分析控制臺，并進一步優(yōu)化功耗，標志著支持 AXI4 接口IP的推出，和即插即用FPGA 設計的實現(xiàn)

　　賽靈思公司（Xilinx, Inc.  ）宣布推出 ISE® 12.3設計套件，這標志著這個FPGA 行業(yè)領導者針對片上系統(tǒng)設計的互聯(lián)功能模塊， 開始推出滿足AMBA® 4 AXI4 規(guī)范的IP核，以及用于提高生產(chǎn)力的 PlanAhead™ 設計和分析控制臺，同時還推出了用于降低了Spartan®-6 FPGA 設計動態(tài)功耗的智能時鐘門控技術。

　　賽靈思全球市場營銷高級副總裁 Vin Ratford 指出：“作為我們支持即插即用型 FPGA 設計互連戰(zhàn)略的一部分， 賽靈思第一個率先標準化AMBA 4規(guī)范。已經(jīng)在 AMBA AXI3 和 AXI4 接口 IP 上進行巨大投資的 SoC 設計人員有充分的理由選用賽靈思可編程平臺，而非其它 FPGA 和 ASIC 解決方案。AXI4 互連固有的靈活性使其能滿足所有的性能和占位面積要求，同時也便于客戶集成來自其他領域和IP 提供商的 IP。此外，它還能使 ASIC 設計人員方便地將已有的設計和 IP 移植到賽靈思的FPGA 上來。”

　　賽靈思AMBA 4 AXI4 規(guī)范的部署，意味著客戶可以用統(tǒng)一的方法實現(xiàn)IP模塊互連，同時還能通過對IP 的利用和復用更全面地使用設計資源，并簡化所有 IP提供商之間的集成，進而支持即插即用的 FPGA 設計。就內核使用和集成工具而言，ISE 設計套件12.3 的推出， 增強了CORE Generator™ 工具，通過提供高度參數(shù)化的 IP以及賽靈思 Platform Studio 和 System Generator 工具，使設計人員能夠迅速配置系統(tǒng)架構、總線和外設，從而顯著加速設計進程。

　　ARM 處理器部門營銷總監(jiān) Michael Dimelow 指出：“隨著新設計方案復雜性的不斷提升和規(guī)模的不斷擴大，通信與互連成為衡量系統(tǒng)性能的關鍵。AMBA 標準的開放性，，為系統(tǒng)設計人員進行SoC 和FPGA設計 提供了豐富可用的IP選擇，從而加快了產(chǎn)品的上市進程。”

　　Mercury Computer Systems 公司 Silicon IP 工程總監(jiān) Charlie Frazer 指出：“Mercury對于標準和行業(yè)杠桿作用的支持，使得我們選擇符合 AXI4 標準的要求。因為該標準擁有廣泛的生態(tài)系統(tǒng)支持、擁有產(chǎn)品盡快上市的優(yōu)勢，同時和賽靈思公司的產(chǎn)品發(fā)展藍圖相一致。”

　　此外，賽靈思采用的 AMBA 協(xié)議也為設計人員提供了成熟的 ASIC 驗證方法和基于現(xiàn)有 AMBA協(xié)議的 IP，使設計人員能夠輕松轉型采用 FPGA 作為首選 SoC 平臺。

　　Cadence 系統(tǒng)及SoC實現(xiàn)產(chǎn)品管理部門總監(jiān)Michal Siwiński指出，“Cadence長期為SoC設計實現(xiàn)提供業(yè)界領先的 AMBA 驗證解決方案，對于那些依賴于Cadence先進的IP驗證以及企業(yè)級驗證技術的SoC設計人員來說，我們和賽靈思合作對 AMBA 4 AXI4 規(guī)范提供的共同支持是一個好消息，他們可以通過FPGA進行原型設計或量產(chǎn)。我們與賽靈思的合作，意味著，設計人員在系統(tǒng)建模時能夠使用任何工具套件獲得總線功能模型，更容易驗證他們的設計。”

　　擴展了 PlanAhead RTL的設計、開發(fā)及分析控制臺

　　ISE 設計套件軟件的 PlanAhead 設計工具現(xiàn)提供無縫“按鈕操作”流程以及高級虛擬化和分析流程。此外，PlanAhead 工具的控制臺還提供項目管理、綜合、CORE Generator 集成、布局規(guī)劃、布局布線、ChipScope Pro 工具集成以及比特流生成等。包括 AXI4協(xié)議 IP 核在內的整個賽靈思 IP 控制臺中直接訪問搜索。

　　Spartan-6 FPGA 智能時鐘門控技術支持

　　2010 年 5 月首發(fā)的 ISE 12設計套件推出了FPGA 業(yè)界首款專門為降低時序翻轉次數(shù)而開發(fā)的具有全自動分析和高精度（邏輯片）優(yōu)化功能的智能時鐘門控技術，而這也正是數(shù)字設計中降低動態(tài)功耗的關鍵因素。該技術可以使用一系列獨特的算法檢測每個 FPGA 邏輯片中哪些順序組件在進行時序翻轉時不會改變下游邏輯和互連，從而降低30% 的動態(tài)功耗。該軟件生成的時鐘使能邏輯可自動關閉邏輯片級不必要的翻轉，從而積累所節(jié)約的電量，同時又不必關閉整個時鐘網(wǎng)絡。在 ISE 12.3設計套件版本中，智能時鐘門控技術支持低成本 Spartan-6 FPGA 和高性能 Virtex®-6 FPGA 系列。

　　關于 AMBA 4 AXI4 協(xié)議

　　AXI4 協(xié)議由 AMBA 接口規(guī)范進行定義，該規(guī)范 15 年前由 ARM 推出，是片上通信實際的業(yè)界標準。2010 年 3 月推出的 AMBA 4 規(guī)范專為滿足業(yè)界需求而精心設計，并得到業(yè)界領先的 35 家 OEM 廠商、EDA 以及包括賽靈思在內的半導體廠商的大力支持。AMBA 4規(guī)范定義了 AXI 互連協(xié)議擴展系列，其中包括 AXI4、AXI4-Lite 以及 AXI4-Stream 等。AXI4 協(xié)議定義了專為解決系統(tǒng)片上性能難題而精心開發(fā)的點到點 (P2P) 接口。其支持多個時鐘域以及數(shù)據(jù)的放大與縮小。AXI4 規(guī)范還包括地址流水線、亂序完成以及多線程事務處理等特性。所有特性相結合后，比基于其它總線架構的系統(tǒng)性能更高。賽靈思的嵌入式平臺目標參考設計轉化為 AXI4 標準后，帶寬比前代目標參考設計提高兩倍，客戶的利益也因此得到了體現(xiàn)。賽靈思連接功能與 DSP 平臺目標參考設計轉化為 AXI4 標準后，可在實現(xiàn)最大數(shù)據(jù)吞吐量的同時，略微提升資源利用率。