在賽靈思FPGA設(shè)計(jì)中保留可重復(fù)結(jié)果

　　SmartGuide 技術(shù)最適合進(jìn)行小型設(shè)計(jì)更改時的設(shè)計(jì)末期。采用此流程，可以很輕松確定所建議更改任務(wù)是否適合相關(guān)設(shè)計(jì)。分區(qū)技術(shù)需要更專注于提前遵循良好設(shè)計(jì)層次規(guī)則。在開始組織 HDL 時應(yīng)當(dāng)決定是否采用基于分區(qū)的設(shè)計(jì)保存流程。設(shè)計(jì)已經(jīng)遵循分區(qū)分層規(guī)則時則是例外情況。

　　如欲了解更多信息，請參閱 UG748《分層設(shè)計(jì)方法指南》 (ht tp: / /www.xi l inx.com/support /documentat ion/sw_manuals/xilinx12_1/Hierarchical_Design_Methodology_Guide.pdf )。

　　SmartXplorer

　　SmartXplorer 和 PlanAhead 軟件策略都是有助于實(shí)現(xiàn)時序收斂的相似工具，采用不同實(shí)現(xiàn)選項(xiàng)集確定最適合相關(guān)設(shè)計(jì)的結(jié)果。您可根據(jù)這些結(jié)果確定哪些布局可能產(chǎn)生更好的時序結(jié)果并且創(chuàng)建理想?yún)^(qū)域組布局規(guī)劃。不同的結(jié)果也可以指示某種設(shè)計(jì)問題。如果同一路徑在各次運(yùn)行時均失敗，則可以通過修改 HDL 消除時序問題。

　　在設(shè)計(jì)的最初階段，最好采用 MAP與 PAR 的默認(rèn)努力程度 (default effortlevel)。在最初階段采用太多高級選項(xiàng)可能會隱藏通過修改 HDL 即可輕松解決的時序問題。隨著器件利用率提高，工具會越來越難以達(dá)到滿足時序要求的解決方案。如果采用默認(rèn)選項(xiàng)，則可以采用效用更高的選項(xiàng)獲取設(shè)計(jì)流程后期時序的最后幾皮秒， 從而維持時序結(jié)果。LUTS/FFS 利用率較低 (<25%) 或者其利用率較高 (>75%) 的設(shè)計(jì)很難實(shí)現(xiàn)一致的布局與布線。對于利用率較高的設(shè)計(jì)， 應(yīng)當(dāng)注意其 slice 控制置位信號、復(fù)位信號 （FPGA 一般不需要同步復(fù)位／置位）以及邏輯占用 （可以在 PlanAhead中輕松執(zhí)行）或 SRL/DSP48 推理超出預(yù)期的模塊。

　　高利用率的對立面是低利用率。對于所有組件類型的利用率均不超過 25%的設(shè)計(jì)，低利用率算法可以起作用并且能夠?qū)崿F(xiàn)組件的緊密布局。但是， 如果 I/O 利用率超過 25%，則實(shí)現(xiàn)工具可以把設(shè)計(jì)分散開，以便把邏輯保持在 I/O 附近。I/O 的謹(jǐn)慎布局以及采用區(qū)域組能夠盡可能緩解上述問題。

　　軟件版本

　　在時序收斂階段應(yīng)當(dāng)盡量采用同一主要軟件版本。因?yàn)椴煌陌姹舅惴ㄒ舶l(fā)生改變，適用于一個版本的算法方法在其它情況下未必有效。另外，根據(jù)以前結(jié)果 （分區(qū)與 SmartGuide 技術(shù)）獲得的方法可能不適用于主要版本。

　　促進(jìn)設(shè)計(jì)可重復(fù)性的最佳方法是在HDL 中遵循良好設(shè)計(jì)方法并且通過修改HDL 解決所有時序問題。如果不可行，則可以借助于綜合、布局規(guī)劃和實(shí)現(xiàn)技術(shù)?；诜謪^(qū)的設(shè)計(jì)保存是可以保證實(shí)例性能的流程。SmartGuide 技術(shù)是另一種可采用以前實(shí)現(xiàn)結(jié)果的解決方案。