高性能定點(diǎn)DSP位處理單元BMU的設(shè)計(jì)

2.4 移位數(shù)據(jù)處理
　　
該處理過(guò)程主要是產(chǎn)生桶形移位器的71位輸入數(shù)據(jù)D[70:0]，將71位數(shù)據(jù)位分成兩部分，一部分叫原數(shù)據(jù)位(36位，放置經(jīng)過(guò)處理的輸入數(shù)據(jù))，另一部分叫擴(kuò)展數(shù)據(jù)位(35位，放置考慮了邏輯右移等的擴(kuò)展位)。由桶形移位器的原理可以知道，當(dāng)最終左移信號(hào)有效(即left=1)時(shí)，D[70：35]為原數(shù)據(jù)位，由原36位輸入數(shù)據(jù)填充，低35位D[34：0]為擴(kuò)展數(shù)據(jù)位，用0來(lái)填充。而當(dāng)最終左移信號(hào)無(wú)效(即left=0)時(shí)，此時(shí)需分兩種情況考慮：
　　
(1)如果是算術(shù)移位，則D[35：0]為原數(shù)據(jù)位，由原36位輸入數(shù)據(jù)填充，而D[70：36]是擴(kuò)展數(shù)據(jù)位，由符號(hào)位擴(kuò)展形成；
　　
(2)如果是邏輯移位，此時(shí)是將原36位數(shù)據(jù)的低32位右移，高位補(bǔ)0，鑒于此，需要將原36位數(shù)據(jù)的高4位清零后賦給原數(shù)據(jù)位D[35：0]，高35位(即D[70：36])由0擴(kuò)展形成。
　　
由上述分析，移位數(shù)據(jù)處理電路可以分成3部分設(shè)計(jì)：原36位輸入數(shù)據(jù)的高4位處理電路，擴(kuò)展數(shù)據(jù)位電路，數(shù)據(jù)選擇電路。

3 電路模擬
　　
電路模擬工作在Sun Fire V880 Solaris系統(tǒng)環(huán)境下完成，模擬采用CSMC.5單阱CMOS工藝模型，環(huán)境溫度25℃，工作電壓為5 V。電路模擬采用VCS+NanoSim混合仿真的方法進(jìn)行，由VerilogHDL提供激勵(lì)給BMU的網(wǎng)表。模擬結(jié)果如圖5所示：當(dāng)bmui=0x1478f73時(shí),exp=6，bmui=0x105fb31b4時(shí)，歸一化后bmuo=417ecc6d,當(dāng)bmui=0x603a09b12，shfnum=7左移時(shí)bmuo=ld04d8900。這表明BMU功能符合設(shè)計(jì)目標(biāo)，同時(shí)測(cè)得BMU的最大延時(shí)是8.78 ns，即極限工作頻率是114 MHz。NanoSim自動(dòng)生成的狀態(tài)記錄文檔指出本文設(shè)計(jì)的BMU共使用了4 527個(gè)晶體管。

4 結(jié) 語(yǔ)
　　
本文設(shè)計(jì)了用于定點(diǎn)DSP的位處理單元電路，他有效地實(shí)現(xiàn)了邏輯/算術(shù)移位、取指、歸一化等操作，解決了利用定點(diǎn)DSP進(jìn)行浮點(diǎn)運(yùn)算的問(wèn)題。該BMU包括桶形移位器、取指電路、移位數(shù)據(jù)處理電路和移位選擇處理電路等幾部分。在設(shè)汁取指電路時(shí)，借鑒超前進(jìn)位加法器中超前進(jìn)位的概念．采用了超前屏蔽，將最長(zhǎng)路徑打斷，提高了電路的工作速度。另外，該BMU僅包含4 527個(gè)晶體管，資源消耗較少，在5 V工作電壓下，電路速度達(dá)到114 MHz，完全符合高性能DSP的要求。