基于DSP的SOPC技術(shù)設(shè)計(jì)

　　系統(tǒng)的硬件系統(tǒng)包括3個部分：FPGA部分、存儲器部分和外圍元器件部分。FPGA部分是建立在FPGA內(nèi)的，在SOPC Buider中需要設(shè)計(jì)的就是該部分。其中包含1個NiosII CPU核，1個內(nèi)部時鐘，1個Avalon總線控制器，連接Nios II核的下載和調(diào)試程序的JTAG_UART通信模塊，DDS接口模塊及DDS模塊，F(xiàn)IR、IIR數(shù)字濾波器接口模塊及功能模塊，編解碼模塊及接口模塊，以及Flash存儲器模塊等。其設(shè)計(jì)與一般的嵌入式開發(fā)不同，可在Nios II核外(但還在同一個FPGA芯片內(nèi))加入相應(yīng)的外設(shè)模塊核，并通過在片上的Avalon總線與Nios II相連。為使具有DSP處理器功能的Nios II系統(tǒng)正常工作，在FPGA外圍接有一些控制鍵，以調(diào)度各模塊的應(yīng)用。

　　3．1 建立Nios II嵌入式處理器系統(tǒng)

　　首先，利用Quartus II建立項(xiàng)目工程，選用的目標(biāo)器件為Cyclone EPIC12；
再用SOPC Bider創(chuàng)建Nios II組件模型，生成硬件描述文件，鎖定引腳后進(jìn)行綜合與適配，生成Nios II硬件系統(tǒng)下載文件；然后建立Nios II嵌入式系統(tǒng)，從SOPC Buider組件欄中加入所需的組件(如Nios IICPU核、定時器Timer、JTAG_UART、Avalon三態(tài)總線橋、鍵輸入I／O口和Flash等)。另外，為了實(shí)現(xiàn)NiosII處理器對EPCS Flash存儲器的讀寫訪問，還要加入一個EPCS Serial F1ash Controller組件。通過此控制器將用于FPGA配置的SOF文件和CPU運(yùn)行的軟件一并存于EPCS器件中，以便大大簡化硬件系統(tǒng)組成結(jié)構(gòu)。為了保證所有組件的地址安排是合法的，要對各組件地址實(shí)行自動分配；最后進(jìn)行全程編譯(即分析、綜合、適配和輸出文件裝配)，完成Nios II硬件系統(tǒng)的設(shè)計(jì)。

　　在Nios II硬件系統(tǒng)設(shè)計(jì)完成后。將配置文件下載到指定的FPGA中。通過SOPC Buider軟件窗口，可進(jìn)入Nios II IDE軟件開發(fā)環(huán)境進(jìn)行軟件設(shè)計(jì)。

　　3.2 DSP處理器功能系統(tǒng)的建立

　　使用DSP Buider在FPGA上進(jìn)行DSP模塊的設(shè)計(jì)，可實(shí)現(xiàn)高速DSP處理。但是，在實(shí)際應(yīng)用中，除了要求DSP高速外，由于DSP處理的算法往往比較復(fù)雜，如果單純使用DSP Bider來實(shí)現(xiàn)純硬件的DSP模塊，會耗費(fèi)過多的硬件資源，因此有時也無法完成許多算法復(fù)雜的模型。而Nios II則是一個建立在FPGA上的嵌入式微處理器軟核，它有一個重要的特性是具有自定制指令。

　　在DSP算法中會反復(fù)出現(xiàn)一些運(yùn)算(如復(fù)數(shù)乘法器、整數(shù)乘法器、浮點(diǎn)乘法器等)，而在通用的CPU中都沒有專門用于復(fù)數(shù)乘法計(jì)算和浮點(diǎn)乘法計(jì)算的相關(guān)指令。在系統(tǒng)設(shè)計(jì)中，利用MATLAB、DSP Buider或者VHDL設(shè)計(jì)并生成復(fù)數(shù)乘法器、整數(shù)乘法器、浮點(diǎn)乘法器等硬件模塊。在Quartus II環(huán)境中對上述文件做一些修正后，在SOPC Buider窗口中將它們定制為相應(yīng)的指令，并可設(shè)定或修改執(zhí)行該指令的時鐘周期。在進(jìn)行DSP算法運(yùn)算時，可通過匯編或C語言，甚至C++語言來運(yùn)用這些自定義指令進(jìn)行嵌入式程序設(shè)計(jì)。

　　根據(jù)復(fù)數(shù)運(yùn)算的算法，假設(shè)有2個復(fù)數(shù)為a+bj和c+dj，則乘法表述為：

　　圖2是用MATLAB、DSP Buider設(shè)計(jì)的復(fù)數(shù)乘法器模型。它實(shí)現(xiàn)了一個16位的復(fù)數(shù)乘法，虛部和實(shí)部都是16位，可以用一個32位的值表示該復(fù)數(shù)。在設(shè)計(jì)中，NiosII為32位數(shù)據(jù)，正好可以放置2個復(fù)數(shù)。

　　要將這個復(fù)數(shù)乘法器硬件模塊設(shè)置成相應(yīng)的指令，還須進(jìn)行以下操作：

　　①單擊圖標(biāo)SignalCompiler對其進(jìn)行轉(zhuǎn)換，選擇器件(用Cyclone)和Quartus II綜合器．轉(zhuǎn)換后使其生成SOPCBuider的PTF文件。

　?、谕顺鯩ATLAB后，在Quartus II環(huán)境中對轉(zhuǎn)換后所生成的復(fù)數(shù)乘法器的頂層VHDL文件進(jìn)行修改。在SOPC Buider窗口雙擊CPU項(xiàng)，進(jìn)入“指令加入”編輯窗，將這個硬件模塊設(shè)置成自定義的復(fù)數(shù)乘法指令。

　　指令生成后，可利用Quartus II編輯C程序進(jìn)行測試；測試成功后，在DSP算法計(jì)算中遇到復(fù)數(shù)乘法就可以運(yùn)用復(fù)數(shù)乘法指令。這種方法將常用的硬件模塊生成指令，通過軟硬件并存的設(shè)計(jì)方法在FPGA中實(shí)現(xiàn)較復(fù)雜的DSP算法，能夠?qū)④浖撵`活性和硬件的高速性結(jié)合起來，較好地解決了現(xiàn)代DSP設(shè)計(jì)中的諸多問題。但對于DDS模塊，還是以硬件形式固化在FPGA中。可以根據(jù)需要，利用DDS設(shè)計(jì)出幅度、相位和頻率調(diào)制器。

　　另外，Nios II的外設(shè)是可任意定制的，Nios II系統(tǒng)的所有外設(shè)都是通過Avalon總線與Nios II CPU相接的。Avalon總線是一種協(xié)議較為簡單的片內(nèi)總線，Nios II通過Avalon總線與外界進(jìn)行數(shù)據(jù)交換。在本系統(tǒng)中，采用AvalonSlave外設(shè)方式加入了自定制AvalorL總線組件A／D轉(zhuǎn)換接口模塊、D／A接口模塊，用于控制采樣A／D的工作以及高速D／A的波形數(shù)據(jù)輸出；而自定義的Avalon總線組件DDS模塊接口和DSP功能轉(zhuǎn)換控制接口，則用于Nios II CPU對DDS模塊的控制，以及通過外部鍵盤來控制DSP功能的選擇。

　　結(jié)語

　　整個系統(tǒng)除了A／D、D／A轉(zhuǎn)換器和控制選擇鍵盤外接外，其余都在一片F(xiàn)PGA町編程芯片中。由于有NiosII作CPU，因此既可自定義指令，也可通過Avalon總線自定義各種接口模塊組件，使整個DSP系統(tǒng)的使用靈活多樣，在現(xiàn)代DSP技術(shù)中有著越來越多的應(yīng)用。