DDR3存儲器接口控制器IP核在視頻數(shù)據(jù)處理中的應(yīng)用

DDR3存儲器系統(tǒng)可以大大提升各種數(shù)據(jù)處理應(yīng)用的性能。然而，和過去幾代（DDR和DDR2）器件相比，DDR3存儲器器件有了一些新的要求。為了充分利用和發(fā)揮DDR3存儲器的優(yōu)點，使用一個高效且易于使用的DDR3存儲器接口控制器是非常重要的。視屏處理應(yīng)用就是一個很好的示例，說明了DDR3存儲器系統(tǒng)的主要需求以及在類似數(shù)據(jù)流處理系統(tǒng)中DDR3接口所需的特性。

　　視頻處理系統(tǒng)將對于數(shù)據(jù)帶寬的要求推高到了極致：系統(tǒng)可以處理越多的數(shù)據(jù)，就具有越高的性價比。視頻聚合器和路由器可并行處理多個視頻流，因此對于匹配數(shù)據(jù)處理能力和視頻帶寬的需求就成為了設(shè)計的一大挑戰(zhàn)。FPGA可通過在單個FPGA中實現(xiàn)多個視頻處理器來提供強大的處理能力。那么現(xiàn)在的挑戰(zhàn)就變成了要使數(shù)據(jù)盡快且高效地從FPGA進出。DDR3存儲器系統(tǒng)在大多數(shù)情況下可以為這些基于FPGA的系統(tǒng)提供足夠的帶寬。

　　視頻處理設(shè)計說明

　　我們的目標(biāo)視頻處理設(shè)計將同時處理四個視頻源，將視頻數(shù)據(jù)轉(zhuǎn)換和壓縮為一種可以通過PCI Express接口傳輸?shù)酱鎯ζ鱤ub的格式。系統(tǒng)的主要功能塊如圖1所示。

圖1：視頻處理器框圖

　　FPGA獲取并緩存四個視頻源的數(shù)據(jù)流。這些FIFO緩沖器由DDR3存儲器控制器清空并保存在DDR3存儲器中。一旦一個完整的視頻數(shù)據(jù)包存儲完畢，視頻處理器會向DDR3存儲器控制器申請數(shù)據(jù)，存儲器控制器讀取數(shù)據(jù)并將其傳到視頻處理器。視頻處理器對視頻數(shù)據(jù)進行格式化和壓縮，并通過DDR3存儲器控制器寫回存儲器。當(dāng)一個視頻數(shù)據(jù)包全部處理完畢，并準(zhǔn)備通過PCI Express接口進行傳輸，DDR3存儲器控制器從視頻處理器獲取數(shù)據(jù)并將其傳到PCI Express接口。

　　DDR3存儲器接口控制器概述

　　從零開始設(shè)計一個DDR3存儲器控制器是非常困難的。需要考慮許多特性之間的權(quán)衡和互相影響。使用一個經(jīng)驗證的IP核可以省去了大量的開發(fā)、測試和調(diào)試時間，否則就需要花費許多時間來進行in-house設(shè)計開發(fā)。一個經(jīng)驗證的IP核還可以減少后續(xù)支持的負(fù)擔(dān)，因為這將由專門的開發(fā)人員來支持。最重要的是，使用一個經(jīng)驗證的IP核可以使設(shè)計師將精力集中在其設(shè)計的獨特特性上，從而向最終客戶交付高價值的產(chǎn)品設(shè)計。例如，LatTIceECP3 DDR3存儲器控制器IP核已經(jīng)通過了一個第三方驗證套件的驗證。該IP核使用LatticeECP3 I/O協(xié)議板來實現(xiàn)并通過全部測試。

　　圖2展示了一個存儲器控制器的框圖。圖最上面的配置接口用于設(shè)置設(shè)計的各個選項。DDR3 I/O模塊使用I/O 基元來實現(xiàn)。指令譯碼模塊根據(jù)每個bank和每一行，對用戶指令進行譯碼，產(chǎn)生內(nèi)部存儲器指令序列。指令應(yīng)用模塊將每條指令序列轉(zhuǎn)換為滿足目標(biāo)存儲器件功能和時序要求的存儲器指令。數(shù)據(jù)通路模塊與DDR3 I/O模塊連接，并且在讀操作時產(chǎn)生讀數(shù)據(jù)和讀取數(shù)據(jù)有效信號。讀數(shù)據(jù)偏移校正模塊對齊每一條8位數(shù)據(jù)線上的數(shù)據(jù)，調(diào)整任何可能的時鐘偏移。這使得用戶端的讀數(shù)據(jù)總線與系統(tǒng)時鐘準(zhǔn)確校準(zhǔn)。寫調(diào)整模塊為了正確的捕獲數(shù)據(jù)，調(diào)整了DQS對CK的關(guān)系。ODT塊通過為任意或所有DDR3 SDRAM器件提供單獨的終端阻抗控制，提高了存儲器通道的信號完整性。

圖2：DDR3存儲器控制器IP核框圖