基于DSP Builder的回波抵消器設(shè)計(jì)與實(shí)現(xiàn)
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把回波抵消器模型轉(zhuǎn)化生成圖元文件，作為一個(gè)子模塊在頂層系統(tǒng)中調(diào)用。在QuartusⅡ環(huán)境下，調(diào)用各個(gè)子模塊，構(gòu)成完整的系統(tǒng)原理圖設(shè)計(jì)，然后進(jìn)行編譯、仿真和引腳分配等工作。最后下載到FPGA芯片中，對硬件進(jìn)行測試，采用SignalTapⅡ?qū)嶋H測得的值如圖4所示，驗(yàn)證本設(shè)計(jì)的正確性。本文引用地址：http://butianyuan.cn/article/151576.htm
最后通過D／A轉(zhuǎn)換電路接入示波器。觀測結(jié)果，如圖5(a)，圖5(b)所示，通過比較混合回波的信號和經(jīng)過抵消后得到的返回聽筒的消除回波以后的信號，可以看出回波已基本消除，設(shè)計(jì)達(dá)到目的。通過測試，回波衰減率約為25 dB，基本達(dá)到ITUTG．167標(biāo)準(zhǔn)中回波衰減率至少20 dB的要求。
4 結(jié)束語
采用DSP Builder進(jìn)行設(shè)計(jì)，使用圖形界面，用模塊化設(shè)計(jì)代替以往的VHDL語言編程，并綜合多種設(shè)計(jì)工具，便于研究者迅速地將算法級的構(gòu)思應(yīng)用于系統(tǒng)設(shè)計(jì)中，從而可以專注于系統(tǒng)算法的設(shè)計(jì)，避免了繁瑣的語言編程和電路設(shè)計(jì)，提高了設(shè)計(jì)速度，縮短設(shè)計(jì)周期，為產(chǎn)品開發(fā)節(jié)約了研發(fā)時(shí)間。
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