采用CPLD/FPGA的VHDL語(yǔ)言電路優(yōu)化原理設(shè)計(jì)

VHDL(Very High Speed Integrated Circuit Hardware Description Language)是IEEE工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，是隨著可編程邏輯器件(PLD)的發(fā)展而發(fā)展起來(lái)的。它是一種面向設(shè)計(jì)、多層次的硬件描述語(yǔ)言，是集行為描述、RTL描述、門級(jí)描述功能為一體的語(yǔ)言，并已成為描述、驗(yàn)證和設(shè)計(jì)數(shù)字系統(tǒng)中最重要的標(biāo)準(zhǔn)語(yǔ)言之一。由于VHDL在語(yǔ)法和風(fēng)格上類似于高級(jí)編程語(yǔ)言，可讀性好，描述能力強(qiáng)，設(shè)計(jì)方法靈活，可移植性強(qiáng)，因此它已成為廣大EDA工程師的首選。目前，使用VHDL語(yǔ)言進(jìn)行CPLD／FPGA設(shè)計(jì)開(kāi)發(fā)，Altera和Lattice已經(jīng)在開(kāi)發(fā)軟件方面提供了基于本公司芯片的強(qiáng)大開(kāi)發(fā)工具。但由于VHDL設(shè)計(jì)是行為級(jí)設(shè)計(jì)，所帶來(lái)的問(wèn)題是設(shè)計(jì)者的設(shè)計(jì)思想與電路結(jié)構(gòu)相脫節(jié)，而且其在設(shè)計(jì)思路和編程風(fēng)格等方面也存在差異，這些差異會(huì)對(duì)系統(tǒng)綜合后的電路整體性能產(chǎn)生重要的影響。

在VHDL語(yǔ)言電路優(yōu)化設(shè)計(jì)當(dāng)中，優(yōu)化問(wèn)題主要包括面積優(yōu)化和速度優(yōu)化。面積優(yōu)化是指CPLD／FPGA的資源利用率優(yōu)化，即用盡可能少的片內(nèi)資源實(shí)現(xiàn)更多電路功能；速度優(yōu)化是指設(shè)計(jì)系統(tǒng)滿足一定的速度要求，即用更多的片內(nèi)資源換取更快的處理速度，常用于視頻信號(hào)采集系統(tǒng)和通信系統(tǒng)之中。面積優(yōu)化和速度優(yōu)化通常是一對(duì)矛盾，一般情況下，速度指標(biāo)是首要的，在滿足速度要求的前提下，盡可能實(shí)現(xiàn)面積優(yōu)化。因此，本文結(jié)合在設(shè)計(jì)超聲探傷數(shù)據(jù)采集卡過(guò)程中的CPLD編程經(jīng)驗(yàn)，提出串行設(shè)計(jì)、防止不必要鎖存器的產(chǎn)生、使用狀態(tài)機(jī)簡(jiǎn)化電路描述、資源共享，利用E2PROM芯片節(jié)省片內(nèi)資源等方法對(duì)VHDL電路進(jìn)行優(yōu)化。

1VHDL電路優(yōu)化設(shè)計(jì)的方法

優(yōu)化設(shè)計(jì)是可編成邏輯設(shè)計(jì)的精華所在，如何節(jié)省所占用的面積、如何提高設(shè)計(jì)的性能是可編成邏輯設(shè)計(jì)的核心，這兩點(diǎn)往往也成為一個(gè)設(shè)計(jì)甚至項(xiàng)目成敗的關(guān)鍵因素。下面結(jié)合超聲探傷數(shù)據(jù)采集卡設(shè)計(jì)過(guò)程中，并基于Altera公司的EPM7192 CPLD芯片的編程經(jīng)歷來(lái)論述VHDL電路的優(yōu)化方法。

1.1采用串行設(shè)計(jì)代替并行設(shè)計(jì)

串行設(shè)計(jì)是指把原來(lái)單個(gè)時(shí)鐘周期內(nèi)完成的并行操作的邏輯功能分割出來(lái)，提取相同的功能單元，在時(shí)間上分時(shí)復(fù)用這些功能單元，在滿足系統(tǒng)速度要求的前提下，用多個(gè)時(shí)鐘周期來(lái)完成單個(gè)時(shí)鐘周期即可完成的功能。

根據(jù)項(xiàng)目的要求，超聲探傷數(shù)據(jù)采集卡要有5個(gè)模擬通道，每隔125μs就會(huì)采集到330個(gè)點(diǎn)。如果等5個(gè)超聲通道采樣結(jié)束后再進(jìn)行數(shù)據(jù)處理和傳輸，幾乎是不可能滿足該超聲探傷系統(tǒng)的實(shí)時(shí)性要求，而且數(shù)據(jù)量也遠(yuǎn)遠(yuǎn)超過(guò)ARM板上總線接口的傳輸速率2 MB／s。對(duì)于這么高的實(shí)時(shí)性要求，最好的解決辦法是在CPLD內(nèi)部進(jìn)行數(shù)據(jù)壓縮，即邊采集邊壓縮，以滿足系統(tǒng)使用的ARM板的總線速率要求。經(jīng)過(guò)系統(tǒng)評(píng)估，每個(gè)超聲通道只需保留一個(gè)最大值即可滿足系統(tǒng)的性能要求。在這里，通過(guò)在三個(gè)8位數(shù)A，B，C中找出最大值的例子來(lái)說(shuō)明串行設(shè)計(jì)方法的優(yōu)勢(shì)，代碼如下所示。


程序一是用并行方法設(shè)計(jì)，而程序二是采用串行方法設(shè)計(jì)。從表1的實(shí)驗(yàn)數(shù)據(jù)可見(jiàn)，采用串行方法以后，電路的優(yōu)化效果比較明顯。優(yōu)化前，程序一需要消耗38個(gè)宏單元(Micro Cell)，一個(gè)時(shí)鐘周期即可完成找最大值操作；優(yōu)化后，實(shí)現(xiàn)相同的邏輯功能程序二僅需要12個(gè)宏單元，但需要3個(gè)時(shí)鐘周期才能完成一次運(yùn)算，優(yōu)化率達(dá)68.4％。值得注意的是，此方法是以速度換取資源的方法，只適用于對(duì)速度要求不高的系統(tǒng)。