基于FPGA的移動(dòng)通信中卷積碼編碼器設(shè)計(jì)
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時(shí)間：2012-06-18
來(lái)源：網(wǎng)絡(luò)
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3．2 時(shí)序仿真
在不考慮時(shí)延的情況下，對(duì)照?qǐng)D4與圖5，兩者仿真波形一樣。從圖6可以看出卷積編碼器的時(shí)延為7．0 ns，這是因?yàn)楣δ芊抡娌豢紤]信號(hào)時(shí)延等因素，而時(shí)序仿真則是選擇了具體器件并完成布局布線(xiàn)后進(jìn)行的含定時(shí)關(guān)系的仿真，所以其仿真更接近真實(shí)器件運(yùn)行特性，因而仿真精度更高。由于不同器件的內(nèi)部時(shí)延不一樣，不同的布局，布線(xiàn)方案也會(huì)給時(shí)延造成很大的影響，因此在設(shè)計(jì)實(shí)現(xiàn)后，有必要對(duì)網(wǎng)絡(luò)和邏輯塊進(jìn)行時(shí)延仿真，分析定時(shí)關(guān)系，估計(jì)設(shè)計(jì)性能。本文引用地址：http://butianyuan.cn/article/154639.htm
時(shí)序仿真后，再進(jìn)行器件編程和調(diào)測(cè)。實(shí)測(cè)結(jié)果完全正確，達(dá)到了設(shè)計(jì)要求。
4 結(jié)語(yǔ)
本文闡述了卷積碼編碼器的工作原理，利用FPGA器件，設(shè)計(jì)出了(2，1，9)卷積碼編碼器。仿真及測(cè)試結(jié)果表明，達(dá)到了預(yù)期的設(shè)計(jì)要求，并用于實(shí)際項(xiàng)目中。
評(píng)論