一款用DSP+FPGA實現(xiàn)的數(shù)字相關(guān)器
特點,互相關(guān)值很小。由上式可見,第二項是影響誤判的主要因素,此處對于誤碼率的討論不同于一般意義的QPSK+擴頻方式,因此將采用仿真的方式對誤碼率進行討論。
利用計算機仿真,可得到高斯噪聲下的誤碼率曲線如圖2 所示。從仿真結(jié)果看,當(dāng)SNR ≥- 20 dB 時,滿足語音通信(BER ≤10-3 ) 的要求;當(dāng)SNR ≥- 14 dB 時,滿足數(shù)據(jù)通信(BER ≤10-6 ) 的要求。
圖2 高斯信道的誤碼性能
算法在DSP+FPGA 系統(tǒng)中的實現(xiàn)
由于數(shù)字相關(guān)模塊主要由FPGA 和DSP 來完成,因此主要的算法將嵌入進這兩個芯片中。
DSP+FPGA 系統(tǒng)的最大優(yōu)點是結(jié)構(gòu)靈活,有較強的通用性,適合于模塊化設(shè)計,從而能夠提高算法效率;同時其開發(fā)周期較短,系統(tǒng)容易維護和擴展,適合實時信號處理。
實時信號處理系統(tǒng)中,低層的信號預(yù)處理的數(shù)據(jù)量大,對處理速度的要求高,但運算結(jié)構(gòu)相對比較簡單,適用于FPGA 執(zhí)行硬件實現(xiàn),這樣能同時兼顧速度和靈活性。高層處理算法的特點是所處理的數(shù)據(jù)量較低層算法少,但算法的控制結(jié)構(gòu)復(fù)雜,適用于運算速度高、尋址方式靈活、選用通信機制強大的DSP 芯片來實現(xiàn)。
DSP+FPGA 系統(tǒng)的核心由DSP 芯片和可重構(gòu)器件FPGA 組成。另外還包括一些外圍的輔助電路,如存儲器、先進先出( FIFO) 器件及FLASH ROM 等。FPGA 電路與DSP 相連,利用DSP 處理器強大的I/O 功能實現(xiàn)系統(tǒng)內(nèi)部的通信。從DSP 角度看,F(xiàn)PGA 相當(dāng)于他的宏功能協(xié)處理器。外圍電路輔助核心電路進行工作。DSP 和FPGA 各自帶有RAM ,用于存放處理過程所需要的數(shù)據(jù)及中間結(jié)果。FLASH ROM 中存儲了DSP 執(zhí)行程序和FPGA 的配置數(shù)據(jù)。先進先出( FIFO) 器件則用于實現(xiàn)信號處理中常用到的一些操作,如延遲線、順序存儲等。
在本系統(tǒng)的設(shè)計中,DSP 采用TI 公司的C5409A ,同時采用SPANSION 公司的AM29LV200BT 作為DSP 的外掛FLASH ,存放相應(yīng)的程序; FPGA 采用的是Xilinx 公司的XCV600E ,同時采用Xilinx 公司的XC18V00 作為專用配置芯片,存放FPGA 程序;在FPGA 中將進行FIFO 的設(shè)計,DSP 通過對FIFO 的讀取來實現(xiàn)兩塊芯片間的通信。
總體的算法分為FPGA 和DSP 部分: FPGA 的算法主要包含的功能是,產(chǎn)生AD 采樣時鐘,接收AD 數(shù)據(jù),滑動相關(guān),F(xiàn)IFO 構(gòu)成及DSP 中斷產(chǎn)生;DSP 含有:同步算法,判決算法。
以下是算法在各芯片中的嵌入分配示意圖,如圖3所示。
圖3 算法在各芯片中的嵌入示意圖
FPGA 和DSP 兩部分的算法必須協(xié)同運行,他們之間的關(guān)系是:FPGA 的算法由時鐘來驅(qū)動,每個時鐘到來時,他都要進行相應(yīng)的數(shù)據(jù)接收,滑動相關(guān),將相關(guān)值推入FIFO 的操作,當(dāng)他將FIFO 置到一定程度時,則向DSP 發(fā)中斷信號;DSP 的程序在大部分時間處于一種循環(huán)等待的狀態(tài),而他一收到FPGA 的中斷,則進行響應(yīng),先將FIFO 里面的若干數(shù)據(jù)讀出,然后進行相應(yīng)的中斷處理,由DSP 完成同步處理,相關(guān)判決并實現(xiàn)基帶通信??偟牧鞒虉D如圖4 所示。
系統(tǒng)的運行的實測性能
正常通信時,誤碼率穩(wěn)定在1*10-5 。高斯噪聲干擾(未解擴解調(diào)前加干擾) ,語音信號正常通信(誤碼率≤1×10-3 ) 的信干比:-17dB。在抗干擾方面,對于非瞄準(zhǔn)式單頻干擾語音信號的正常通信(誤碼率≤1×10-3 ) 的信干比:-14~-2dB(隨頻點有差異) ;而對于瞄準(zhǔn)式單頻干擾當(dāng)達到- 12 dB 時,仍能繼續(xù)保持語音通信。
圖4 FPGA 及DSP 流程圖
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