Blackfin處理器低功耗設(shè)計(jì)
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時(shí)間：2010-09-09
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技術(shù)方案與實(shí)用技巧
需要注意的是VCO最小輸出時(shí)鐘頻率為50 MHz，最大輸出頻率為內(nèi)核時(shí)鐘CCLK頻率的最大值。對(duì)BlackfinBF533，CCLK最大值為600 MHz，而B(niǎo)F532／531的CCLK最大值為400 MHz。所以VCO輸出頻率不應(yīng)超出范圍50MHz～CCLK。
通過(guò)設(shè)置PLL分頻寄存器PLL_DIV中的CSEL(PLL_DIV的4～5位)確定CCLK，設(shè)置SSEL(PLL_DIV的0～3位)確定SCLK，具體對(duì)應(yīng)關(guān)系如表3所示。
由于SCLK頻率不能高于CCLK的頻率，所以在對(duì)SSEL參數(shù)設(shè)置時(shí)，需要確定當(dāng)前CCLK的頻率。
假設(shè)外部時(shí)鐘輸入CLKIN=27 MHz，將CCLK設(shè)置為594 MHz(27×22)，SCLK設(shè)置為118．8 MHz(594／5)，程序代碼如下
評(píng)論