基于智能手機系統架構優(yōu)化的低功耗設計方案

中心議題：

*　智能手機的硬件系統架構

*　智能手機的低功耗設計

隨著智能手機的功能越來越強大，其功率損耗也越來越大。如何提高智能手機的使用時間和待機時間，是大家都非常關注的問題。在配備更大容量的手機電池作用有限的情況下，本文揭示了如何采用先進技術改進系統設計，以降低手機功率損耗。

隨著通信產業(yè)的不斷發(fā)展，移動終端已經由原來單一的通話功能向話音、數據、圖像、音樂和多媒體方向綜合演變。而對于移動終端，基本上可以分成兩種：一種是傳統手機(feature phone)；另一種是智能手機(smart phone)。智能手機具有傳統手機的基本功能，并有以下特點：開放的操作系統、硬件和軟件的可擴充性和支持第三方的二次開發(fā)。相對于傳統手機，智能手機以其強大的功能和便捷的操作等特點，越來越得到人們的青睞，將逐漸成為市場的一種潮流。

然而，作為一種便攜式和移動性的終端，完全依靠電池來供電，隨著智能手機的功能越來越強大，其功率損耗也越來越大。因此，必須提高智能手機的使用時間和待機時間。對于這個問題，有兩種解決方案：一種是配備更大容量的手機電池；另一種是改進系統設計，采用先進技術，降低手機的功率損耗。

現階段，手機配備的電池以鋰離子電池為主，雖然鋰離子電池的能量密度比以往提升了近30％，但是仍不能滿足智能手機發(fā)展需求。就目前使用的鋰離子電池材料而言，能量密度只有20％左右的提升空間。而另一種被業(yè)界普遍看做是未來手機電池發(fā)展趨勢的燃料電池，能使智能手機的通話時間超過13 h，待機時間長達1個月，但是這種電池技術仍不成熟，離商用還有一段時間。增大手機電池容量總的趨勢上將會增加整機的成本。

因此，從智能手機的總體設計入手，應用先進的技術和器件，進行降低功率損耗的方案設計，從而盡可能延長智能手機的使用時間和待機時間。事實上，低功耗設計已經成為智能手機設計中一個越來越迫切的問題。

1 智能手機的硬件系統架構

本文討論的智能手機的硬件體系結構是使用雙cpu架構，如圖1所示。

主處理器運行開放式操作系統，負責整個系統的控制。從處理器為無線modem部分的dbb(數字基帶芯片)，主要完成語音信號的a／d轉換、d／a轉換、數字語音信號的編解碼、信道編解碼和無線modem部分的時序控制。主從處理器之間通過串口進行通信。主處理器采用xxx公司的cpu芯片，它采用cmos工藝，擁有arm926ej-s內核，采用arm公司的amba(先進的微控制器總線體系結構)，內部含有16 kb的指令cache、16 kb的數據cache和mmu(存儲器管理單元)。為了實現實時的視頻會議功能，攜帶了一個優(yōu)化的mpeg4硬件編解碼器。能對大運算量的mpeg4編解碼和語音壓縮解壓縮進行硬件處理，從而能緩解arm內核的運算壓力。主處理器上含有l(wèi)cd(液晶顯示器)控制器、攝像機控制器、sdram和srom控制器、很多通用的gpio口、sd卡接口等。這些使它能很出色地應用于智能手機的設計中。

在智能手機的硬件架構中，無線modem部分只要再加一定的外圍電路，如音頻芯片、lcd、攝像機控制器、傳聲器、揚聲器、功率放大器、天線等，就是一個完整的普通手機(傳統手機)的硬件電路。模擬基帶(abb)語音信號引腳和音頻編解碼器芯片進行通信，構成通話過程中的語音通道。

從這個硬件電路的系統架構可以看出，功耗最大的部分包括主處理器、無線modem、lcd和鍵盤的背光燈、音頻編解碼器和功率放大器。因此，在設計中，如何降低它們的功耗，是一個很重要的問題。

智能手機的低功耗設計

2 低功耗設計

2.1 降低cpu部分的供電電壓和頻率

在數字集成電路設計中，cmos電路的靜態(tài)功耗很低，與其動態(tài)功耗相比基本可以忽略不計，故暫不考慮。其動態(tài)功耗計算公式為：

pd=ctv2f　　　　(1)

式中：pd為cmos芯片的動態(tài)功耗；ct為cmos芯片的負載電容；v為cmos芯片的工作電壓；f為cmos芯片的工作頻率。

由式(1)可知，cmos電路中的功率消耗與電路的開關頻率呈線性關系，與供電電壓呈二次平方關系。對于cpu來說，vcore電壓越高，時鐘頻率越快，則功率消耗越大，所以，在能夠正常滿足系統性能的前提下，盡可能選擇低電壓工作的cpu。對于已經選定的cpu來說，降低供電電壓和工作頻率，能夠在總體功耗上取得較好的效果。

對于主cpu來說，內核供電電壓為1.3 v，已經很小，而且其全速運行時的主頻可以完全根據需要進行設置，其內部所需的其他各種頻率都是通過主頻分頻產生。主cpu主頻fcpu計算公式如下：

在coms芯片上，為了防止靜電造成損壞，不用的引腳不能懸空，一般接下拉電阻來降低輸入阻抗，提供泄荷通路。需要加上拉電阻來提高輸出電平，從而提高芯片輸入信號的噪聲容限來增強抗干擾能力。但是在選擇上拉電阻時，

必須要考慮以下幾點：

a)從節(jié)約功耗及芯片的倒灌電流能力上考慮，上拉電阻應足夠大，以減小電流；

b)從確保足夠的驅動電流考慮，上拉電阻應足夠小，以增大電流；

c)在高速電路中，過大的上拉電阻會使信號邊沿變得平緩，信號完整性會變差。

因此，在考慮能夠正常驅動后級的情況下(即考慮芯片的vih或vil)，盡可能選取更大的阻值，以節(jié)省系統的功耗。對于下拉電阻，情況類似。

2.2 dpm

dpm(動態(tài)電源管理)是在系統運行期間通過對系統的時鐘或電壓的動態(tài)控制來達到節(jié)省功率的目的，這種動態(tài)控制與系統的運行狀態(tài)密切相關，該工作往往通過 軟件來實現[3,4]。

2.2.1 定義不同的工作模式

在硬件架構中智能手機的工作模式與主cpu的工作模式密切相關。為了降低功耗，主cpu定義了4種工作模式：general clock gating mode；idle mode：sleep mode；stop mode。在主cpu主頻確定的情況下，智能手機中定義了對應的4種工作模式：正常工作模式(normal)；空閑模式(idle)；睡眠模式 (sleep)；關機模式(off)。各種模式說明如下：