基于FPGA的航空總線協(xié)議接口設(shè)計(jì)

解碼模塊也可分為同步字頭檢測、數(shù)據(jù)解碼、串并轉(zhuǎn)換與奇偶校驗(yàn)3部分。這個(gè)過程與編碼模塊相類似。
4．2 消息處理模塊
消息處理模塊主要是接收來自PC機(jī)的命令，并且將其運(yùn)行結(jié)果上傳至PC機(jī)。為了能夠快速開發(fā)系統(tǒng)，采用EDK自帶的串口控制器IP Core。由于在Virtex-II Pro開發(fā)板上已設(shè)計(jì)與PC機(jī)相連的RS-232串口，并且配有標(biāo)準(zhǔn)的DB-9接口，因此只需通過IP Core 16450-UART控制器接收和發(fā)送數(shù)據(jù)即可實(shí)現(xiàn)系統(tǒng)與PC機(jī)的消息處理功能。

5 實(shí)驗(yàn)結(jié)果
通過發(fā)送已知數(shù)據(jù)和示波器觀察實(shí)際接收到的數(shù)據(jù)波形，進(jìn)行系統(tǒng)測試。測試中，輸入的十六進(jìn)制數(shù)據(jù)為1234H，通過Tektronix公司的TDS3032B型示波器測試輸出數(shù)據(jù)，圖4是測得的系統(tǒng)輸出的數(shù)據(jù)波形，其中，波形前3位表示同步字頭，先負(fù)后正，表示發(fā)送的是數(shù)據(jù)字，正負(fù)電平各占1．5μs，中間的16位曼徹斯特碼恰好等于發(fā)送的1234H，而最后1位數(shù)據(jù)為奇偶位。因此測試結(jié)果證明：該系統(tǒng)設(shè)計(jì)能夠正確接收和發(fā)送符合1553B總線接口協(xié)議的數(shù)據(jù)，且工作穩(wěn)定可靠。

6 結(jié)語
采用基于SoPC的設(shè)計(jì)方法，完成了MIL-STD-1553B航空總線接口邏輯的開發(fā)，并利用儀器測試系統(tǒng)。將該系統(tǒng)設(shè)計(jì)的總線協(xié)議接口邏輯固化到FPGA中。可取代國外進(jìn)口的專用1553B總線控制器器件，從而擺脫長期依賴于國外進(jìn)口器件的束縛，具有良好的軍事和經(jīng)濟(jì)效益。該系統(tǒng)的創(chuàng)新之處是采用先進(jìn)的SoPC技術(shù)開發(fā)FPGA，全面實(shí)現(xiàn)1553B總線接口邏輯，系統(tǒng)具有配置靈活，易于擴(kuò)展等特點(diǎn)。