基于Xilinx FPGA的部分動態(tài)可重構(gòu)技術(shù)的信號解調(diào)系

3.2 FPGA模塊的設(shè)計和實現(xiàn)

按照圖3所示的結(jié)構(gòu)，按照下面步驟進行基于部分動態(tài)可重構(gòu)技術(shù)的FPGA程序設(shè)計：

1)把需要部分重構(gòu)的FPGA模塊設(shè)計為一個空盒，即只有輸入輸出管腳，沒有實際內(nèi)容的空模塊。在進行空模塊的管腳規(guī)劃時要綜合考慮多種解調(diào)樣式下的接口兼容性，保證一個模塊接口能涵蓋需要處理的所有樣式。

2)分別完成不需要部分重構(gòu)的FPGA予模塊，并完成FPGA頂層模塊。

3)對FPGA頂層模塊進行綜合，產(chǎn)生頂層網(wǎng)表。

4)按照步驟1)中的模塊定義格式完成針對不同調(diào)制模式的解淵模塊，如qpsk_demod，fsk_demod等，并通過仿真驗證，然后逐模塊分別綜合成單獨的模塊網(wǎng)表文件，保存到不同的目錄中。

5)在PlanAhead工具中導(dǎo)入FPGA頂層網(wǎng)表，注意在導(dǎo)入選項中選擇支持部分重構(gòu)。在PlanAhead工具中把2個空的可重構(gòu)解調(diào)模塊設(shè)定為可重構(gòu)分區(qū)(ReconfigurablePartition)，如圖4所示，并把步驟4)中綜合好的模塊網(wǎng)表指定為可重構(gòu)模塊下的可選內(nèi)容。

6)在PlanAhead工具的Device視圖中，對可重構(gòu)模塊劃分分區(qū)(PBlock)，目前分區(qū)只支持矩形，要求分區(qū)包含的資源數(shù)目略大于解淵模塊所需資源的最大值，其中包括邏輯資源(查找表和寄存器)，乘法器(DSP48E)和RAM資源。

7)根據(jù)對2個可重構(gòu)解調(diào)模塊的不同配置，產(chǎn)生多個配置文件，配置文件的一個例子如表1所示，并逐一進行布局布線，產(chǎn)生完整的配置比特流文件和用于部分重構(gòu)的比特流文件。對于每一組配置文件，會產(chǎn)生一個包含靜態(tài)邏輯的完整配置比特流文件，和2個用于部分重構(gòu)的比特流文件，分別對應(yīng)2個不同的分區(qū)，配置加載時不能隨便互換。

8)對表1中配置文件進行設(shè)計規(guī)則檢查比較，保證各組配置文件生成的完整配置的比特流文件是一致的。

9)完成以上設(shè)計后，首先調(diào)用任意一個完整配置文件進行加載，保證FPGA成功運行靜態(tài)邏輯，然后根據(jù)需要，選擇表1中的配置文件表中的任何1組，進行部分動態(tài)加載。

4 應(yīng)用結(jié)果

以上設(shè)計經(jīng)過實際驗證，可以實現(xiàn)2路信號在不同調(diào)制樣式的解調(diào)，當(dāng)信號樣式變化時，動態(tài)加載相應(yīng)的解調(diào)模塊，可以迅速完成功能切換，實現(xiàn)對應(yīng)的解調(diào)功能。經(jīng)過實際測試，部分動態(tài)可重構(gòu)模塊的加載速度存10 ms以內(nèi)，極大的提高了原有系統(tǒng)的性能。

5 結(jié)論

目前國際上對FPGA可重構(gòu)技術(shù)的研究極為廣泛，本文介紹了一種基于Xilinx FPGA的部分動態(tài)可重構(gòu)技術(shù)的信號解調(diào)系統(tǒng)，可以把不同的解調(diào)模塊定位到芯片內(nèi)部同一邏輯資源部分，通過重構(gòu)這些資源來實現(xiàn)不同樣式信號的解調(diào)，同時保持其他部分電路功能正常運行，從而提高了系統(tǒng)的適應(yīng)能力。

本系統(tǒng)可以存通信系統(tǒng)中得到應(yīng)用，對航天、電力等領(lǐng)域的類似系統(tǒng)也有參考價值，可以提高相應(yīng)系統(tǒng)的靈活性和擴展性，減低系統(tǒng)功耗，縮短系統(tǒng)開發(fā)時間。