基于FPGA的24點離散傅里葉變換結(jié)構(gòu)設(shè)計
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2 基于FPGA的24點DFT設(shè)計
為簡化設(shè)計，假設(shè)所設(shè)計24點DFT模塊輸入／輸出信號均為24路并行信號。如圖1所示，采用Good—Thomas映射算法，可將24點DFT分解成3個8點DFT和8個3點DFT模塊構(gòu)成。由于ISF10．1軟件提供的FFT IP核模塊輸入／輸出信號均為串行形式，并且每一個時刻3個8點FFT IP核模塊輸出的數(shù)據(jù)恰為1個3點DFT的輸入信號。因此，為進一步節(jié)約資源，提出一種適合FPGA實現(xiàn)的24點DFT實現(xiàn)結(jié)構(gòu)，如圖2所示。相對于圖1，改進后的24點DFT只需要3個8點FFT IP核模塊和1個3點DFT模塊，從而能夠大幅節(jié)約資源。同時，只需相應(yīng)修改FFT IP核模塊相應(yīng)參數(shù)以及串并轉(zhuǎn)換和并串轉(zhuǎn)換的路數(shù)，就可以實現(xiàn)長度為N=3×2n點的DFT。本文引用地址：http://butianyuan.cn/article/189832.htm
時可以采用兩個實數(shù)乘法器實現(xiàn)，因此設(shè)計的3點DFT僅需要兩個實數(shù)乘法器，從而節(jié)約了乘法器資源。同時，該結(jié)構(gòu)采用流水線操作方式，也提高了實現(xiàn)效率。
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