FCSR原理及其VHDL語言的實(shí)現(xiàn)

3時(shí)序仿真

該程序在Lattice公司的ispLEVER軟件環(huán)境下編譯、運(yùn)行和仿真。該FCSR序列發(fā)生器可選級(jí)數(shù)為1~10級(jí)，周期范圍為1~2 029。經(jīng)分析知，當(dāng)初態(tài)為平凡周期狀態(tài)(0;0，…，0)和(w -1;1，…，1)時(shí)，輸出為全“0”或全“1”。當(dāng)抽頭置數(shù)為“0100000110”，即q9=q3 =q2=1，實(shí)際上是一個(gè)n=9的l序列發(fā)生器;置FCSR初態(tài)為(0,0,0,0;0,0, 0,1,1,0,1,0,1,0)時(shí)，波形如圖3所示，此時(shí)輸出序列的周期T=523。

4需要注意的問題

(1)通過調(diào)整SEL及PRN的值并分析輸出序列變化可知，不是任意整數(shù)作為連接數(shù)都能使F C SR達(dá)到最大周期。在工程應(yīng)用當(dāng)中，l-序列是最希望得到的。因此在使用FCSR時(shí)，應(yīng)該優(yōu)先選用那些可以產(chǎn)生l-序列的特殊的連接數(shù)，如文獻(xiàn)[1]中提供的一些連接數(shù)。

(2)當(dāng)q為非最大周期連接數(shù)時(shí)，某些初態(tài)會(huì)有周期更小的序列輸出。例如當(dāng)q=17時(shí)，ord17(2)=8，即他有最大周期T=8。而實(shí)際上除2個(gè)平凡狀態(tài)外，某些初態(tài)會(huì)導(dǎo)致輸出T=6的周期序列。在密碼設(shè)計(jì)中，由于FCSR的初態(tài)對(duì)應(yīng)著初始密鑰，這就意味著基于FCSR發(fā)生器有弱密鑰。因此，在實(shí)際應(yīng)用中要仔細(xì)選擇。

(3)本例中，由于抽頭數(shù)最大為9，所以4位進(jìn)位寄存器即可滿足要求。實(shí)際上，當(dāng)t >2時(shí)(t為抽頭數(shù))，進(jìn)位寄存器最小應(yīng)為log2t。

(4)當(dāng)加法器采用組合電路實(shí)現(xiàn)時(shí)，需注意邏輯門延遲影響。在抽頭數(shù)較大時(shí)，應(yīng)適當(dāng)調(diào)整電路的時(shí)鐘頻率。

5結(jié)語

FCSR是一類較新穎的思想，其數(shù)學(xué)特性目前還不太清晰。因此今后可以從理論和技術(shù)實(shí)踐兩方面來分析FCSR的隨機(jī)特性和應(yīng)用特點(diǎn)。本軟件在通過時(shí)序仿真和適配后，配置La tTIce公司的CPLD器件，輸出序列達(dá)到了設(shè)計(jì)目標(biāo)。