利用Xilinx FPGA和存儲器接口生成器簡化存儲器接口

表1 列出了 Virtex-5 LX 器件和滿足 600 Mb/s 數據速率下的 SSO 需求的最大數據總線寬度。

設計大容量或密集型存儲器系統(tǒng)的另一個挑戰(zhàn)是容量負載。高性能存儲器系統(tǒng)可能需要由地址和命令信號共用的一條總線驅動的多存儲器器件。大容量無緩沖 DIMM 接口就是一個例子。如果每個單列 DIMM 擁有 18 個組件，那么包含兩個 72 位無緩沖DIMM 的接口可以在地址和命令總線上擁有多達 36 個接收器。由 JEDEC 標準推薦，并在通用系統(tǒng)中常見的最大負載是兩個無緩沖 DIMM?？偩€上所產生的容量負載會極其龐大，導致信號邊沿上升和下降需要多于一個時鐘周期，從而使存儲器器件的建立和保持出錯。圖12 所示為 IBIS 仿真所提供的眼圖，使用的是不同配置：一個寄存

DIMM、一個無緩沖 DIMM 和兩個單列無緩沖 DIMM。容量負載的范圍從使用寄存DIMM 時的 2 個接收器到使用無緩沖 DIMM 時的 36 個接收器不等。

這些眼圖清楚地顯示了地址總線的容量負載效果;寄存 DIMM 提供地址和命令總線上一個打得很開的有效窗口。一個 DIMM 的眼張開度在 267 MHz 下仍然不錯。然而，當負載為 32 時，地址和命令信號有效窗口便大為縮小，而傳統(tǒng)的實現(xiàn)方法已不足以可靠地與兩個無緩沖 DIMM 接口。

這個簡單的測試示例說明負載會導致邊沿明顯變慢的同時，眼圖在更高的頻率下閉上。對于總線負載不可減少的系統(tǒng)，降低操作的時鐘頻率不失為使信號完整性維持在可接受水平上的一種方法。然而，還有其他方法可以在不降低時鐘頻率的情況下解決容量負載問題： 在可以往接口添加一個時鐘周期的延遲的應用中，使用寄存 DIMM 可以是不錯的選擇。這些 DIMM 使用一個寄存器來緩沖地址和命令一類信號，從而降低容量負載。 使用基于在地址和命令信號上采用兩個時鐘周期(稱為 2T 時序)的設計技術，地址和命令信號可以用系統(tǒng)時鐘頻率的一半發(fā)送?？刂坪么鎯ζ飨到y(tǒng)的成本和達到要求的性能一樣，也是一個很大的挑戰(zhàn)。降低電路板設計的復雜性并減少材料費用的一個方法是使用片上終端而不是電路板上的電阻器。Virtex-4 和 Virtex-5 系列 FPGA 提供一種稱為“數控阻抗 (DCI)”的功能，在設計中實現(xiàn)該功能可減少電路板上的電阻器數量。MIG 工具有一個內置選項，允許設計人員在實現(xiàn)存儲器接口設計時包含針對地址、控制或數據總線的上述功能。此時要考慮的一個權衡因素是當終端在片上實現(xiàn)時，片上與片外功耗孰優(yōu)孰劣。

存儲器接口的開發(fā)板

對參考設計進行硬件驗證是確保解決方案嚴密可靠的重要最終步驟。Xilinx 已經驗證了Spartan-3 系列、Virtex-4 和 Virtex-5 FPGA 的存儲器接口設計。表2 所示為對于每一個開發(fā)板，所支持的存儲器接口。

開發(fā)電路板的范圍涵蓋從低成本 Spartan-3 系列 FPGA 實現(xiàn)到 Virtex-4 和 Virtex-5FPGA 系列器件所提供的高性能解決方案。

結論

有了合適的 FPGA、軟件工具和開發(fā)電路板這樣的利器，使用 667 Mb/s DDR2SDRAM 進行存儲器接口控制器設計便成為一個既快速又流暢的過程，無論是低成本應用還是高性能設計，都可以得心應手地完成。