集成UART核心的FPGA異步串行實(shí)現(xiàn)

　　這樣就可以得到以下信息：在移位時(shí)鐘的上升沿檢測到txdone和writerdy都為高電平時(shí)，進(jìn)入LOAD狀態(tài)即將THR的數(shù)據(jù)LOAD到TSR，在下一個(gè)時(shí)鐘就進(jìn)入移位狀態(tài)。在移位中同時(shí)進(jìn)行校驗(yàn)位的運(yùn)算，在需要送出校驗(yàn)位的時(shí)候?qū)⑦\(yùn)算好的校驗(yàn)位送出，txdone=1的時(shí)候?qū)⒏唠娖剿统?，其它時(shí)候移位輸出。

　　最后還有一個(gè)小程序，那就是寫出writerdy的狀態(tài)，很明顯沒數(shù)據(jù)寫入時(shí)為高，而當(dāng)txdone為低時(shí)為低，注意這里也必須同時(shí)同步。圖二給出了一個(gè)奇效驗(yàn)8bit數(shù)據(jù)的發(fā)送時(shí)序圖。

　　三、 接受部分

　　對于接收同樣存在9、10、11位三種串行數(shù)據(jù)長度的問題，必須根據(jù)所設(shè)置的情況而將數(shù)據(jù)完整地取下來。接收還有一個(gè)特別的情況，那就是它的移位的時(shí)鐘不是一直存在的，這個(gè)時(shí)鐘必須在接受到起始位的中間開始產(chǎn)生，到停止位的中間結(jié)束。接受到停止位后，必須給出中斷，并提供相應(yīng)的校驗(yàn)出錯(cuò)、FRAME錯(cuò)以及溢出等狀態(tài)。

　　這樣需引入hunt和idle兩個(gè)信號，其中hunt為高表示捕捉到起始位，idle為高表示不在移位狀態(tài)，利用這兩個(gè)信號就可以生成接收所需要的移位時(shí)鐘。

　　下面還有一個(gè)小程序，就是如何將接收的狀態(tài)和標(biāo)志表示出來。溢出標(biāo)志很簡單，那就是在idle從低變高，也就是說在接收到一個(gè)完整的串行序列后，去判一下當(dāng)前的中斷是否有效？（高有效，數(shù)據(jù)沒有被讀走）如果為高那么溢出，否則沒有。在移位的時(shí)候，同時(shí)對接收的數(shù)據(jù)進(jìn)行校驗(yàn)，這樣就可以判斷接收的數(shù)據(jù)是否有錯(cuò)，在接收完成時(shí)判一下當(dāng)前的RX是否為高電平就可以知道FRAME是否有錯(cuò)，圖三是一個(gè)8bit奇校驗(yàn)的接收時(shí)序圖（假定接收正確，所以沒有給出校驗(yàn)、溢出、幀出錯(cuò)信號）。

　　總結(jié)：我在用FPGA做一個(gè)設(shè)計(jì)的時(shí)候，由于還有資源而且正好用到UART，所以就根據(jù)對UART的認(rèn)識進(jìn)行了設(shè)計(jì)，全部用VHDL進(jìn)行描述，用SPEEDWAVE進(jìn)行語言級的仿真，用XILINX的F2.1進(jìn)行頂層仿真，最后和PC的仿真終端進(jìn)行聯(lián)機(jī)，功能一切正常，整個(gè)UART所需要的觸發(fā)器為80個(gè)左右，一般的PLD都可以完成。