基于NoisⅡ的程控?cái)?shù)字信號(hào)源設(shè)計(jì)

作者：時(shí)間：2012-04-24 來(lái)源：網(wǎng)絡(luò)

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1．2 AD9854信號(hào)產(chǎn)生單元
AD9854的DDS核具有48位的頻率分辨率。輸出的信號(hào)頻率最高達(dá)150 MHz、頻率分辨率可達(dá)1μHz。將AD9854的8位數(shù)據(jù)線、5位地址線以及一些控制信號(hào)線(復(fù)位、寄存器數(shù)據(jù)更新引腳、FSK引腳等)引出連接到FPGA的通用I／O口上，使得FPGA可以完成對(duì)AD9854的相關(guān)配置與控制。AD9854的時(shí)鐘輸入采用了差分時(shí)鐘輸入形式。
1．3 人機(jī)交互界面
本單元由液晶顯示單元和PS／2鍵盤(pán)輸入單元組成。液晶單元采用ILI9320片上系統(tǒng)(SoC)驅(qū)動(dòng)器。有18位數(shù)據(jù)線，采用了16 b總線寬度的i80-systemMPU接口，PWM為液晶背光亮度調(diào)節(jié)引腳；RS為寄存器選擇信號(hào)，低電平選擇索引或狀態(tài)寄存器，高電平選擇控制寄存器；

為芯片片選信號(hào)，低電平使能；

為讀選通信號(hào)，低電平時(shí)讀出數(shù)據(jù)；

為寫(xiě)選通信號(hào)，低電平時(shí)寫(xiě)入寄存器數(shù)據(jù)。PS／2是一種雙向同步串行通信協(xié)議，通過(guò)Clock時(shí)鐘數(shù)據(jù)同步被讀入。

2 系統(tǒng)軟件設(shè)計(jì)
NoisⅡ軟核CPU是整個(gè)系統(tǒng)的控制部分，集成在FPGA內(nèi)部，由SoPC Builder定制。將需要的IP組合在一起，設(shè)定各組件的地址和中斷優(yōu)先級(jí)，各IP Core通過(guò)Avalon總線邏輯互連，自由配置處理器的CACHE大小、指令集ROM大小、片內(nèi)RAM和ROM大小、I／O引腳數(shù)目和類(lèi)型、中斷引腳數(shù)目、定時(shí)器數(shù)目、通用串口數(shù)目、擴(kuò)展地址和數(shù)據(jù)引腳等處理器的性能指標(biāo)。NoisⅡ集成開(kāi)發(fā)環(huán)境提供了創(chuàng)建C／C++應(yīng)用工程的向?qū)?、管理和編譯工程功能、運(yùn)行和調(diào)試程序功能和最終程序的FLASH的燒寫(xiě)。編程采用C語(yǔ)言。
系統(tǒng)首先進(jìn)行初始值，然后顯示開(kāi)機(jī)系統(tǒng)界面，軟核CPU接收到鍵盤(pán)中斷輸入的顯示信號(hào)和向AD9854輸出指令后，啟動(dòng)顯示和輸出程序模塊，使AD9854產(chǎn)生響應(yīng)的信號(hào)輸出。對(duì)設(shè)置數(shù)據(jù)進(jìn)行存儲(chǔ)防止設(shè)置信息掉電丟失。整體程序設(shè)計(jì)流程如圖3所示。
2．1 AD9854驅(qū)動(dòng)程序
(1)AD9854主要負(fù)責(zé)各種波形信號(hào)的產(chǎn)生，采用并行模式，其程序框圖如圖4所示。

本文引用地址：http://butianyuan.cn/article/190480.htm