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基于89C55和FPGA的頻率特性測試儀

作者: 時間:2011-08-18 來源:網(wǎng)絡 收藏


4 測試數(shù)據(jù)與分析
4.1 測試數(shù)據(jù)結(jié)果
測試數(shù)據(jù)結(jié)果如表1所示。

本文引用地址:http://butianyuan.cn/article/191062.htm

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4.2 數(shù)據(jù)分析
經(jīng)過測量,雙T網(wǎng)絡的幅頻及相頻特性曲線如圖8所示。在幅頻特性曲線中,橫坐標代表頻率,一格代表1 kHz;縱坐標代表增益,一格代表0.5倍。在相頻特性曲線中,橫坐標代表頻率,一格代表1 kHz;縱坐標代表相位,一格代表5°。

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4.3 誤差分析
4.3.1 相位測量誤差分析
(1)計數(shù)誤差。計數(shù)器總會存在±1的誤差,這個誤差是方案本身存在的,無法消除,采用改進的計數(shù)方案雖無法消除誤差,但可減小誤差的影響。
(2)前級處理引入的誤差。采用計數(shù)法測相前需要對輸入的兩路信號進行限幅放大、電平轉(zhuǎn)換等處理,由于難以保證處理兩路信號的電路線形度完全一致,因此會引入誤差。另外在電平轉(zhuǎn)換時,比較器會影響轉(zhuǎn)換的方波上升沿或下降沿不穩(wěn)定,影響計數(shù)結(jié)果。
(3)兩信號相異或后,用計數(shù)法測相位差,其標準時鐘信號由晶振產(chǎn)生,采用40 MHz晶振,其晶振頻率穩(wěn)定度也會影響測量結(jié)果。
(4)相差測量精度還可以提高。如果相位差精度要達到0.1°,正弦波表數(shù)據(jù)應該至少儲存360×10個點,但這里只儲存了1 024個點。
(5)掃頻DDS部分還可以提高掃頻精度??梢蕴岣?a class="contentlabel" href="http://butianyuan.cn/news/listbylabel/label/FPGA">FPGA內(nèi)部時鐘頻率來提高掃頻精度,掃頻參考時鐘采用10 MHz,因為D/A轉(zhuǎn)換部分是采用轉(zhuǎn)換速度為100 ns的DAC0800,因此完全可以進一步提高參考時鐘的頻率,DAC0800轉(zhuǎn)換速度完全可以達到。
4.3.2 幅度測量誤差分析
幅度測量是采用真有效值檢波,AD637芯片本身在檢測有效值時存在固定偏差,但對前后信號產(chǎn)生的偏差一致,而且可以通過軟件對測量結(jié)果進行校準。

5 總結(jié)分析與結(jié)論
實驗表明,DDS信號發(fā)生部分掃頻范圍100 Hz~100 kHz,頻率步進10 Hz。用戶可以通過按鍵選擇定點測量或特定頻率段掃頻測量,并能通過LCD顯示預置頻率、網(wǎng)絡前后信號幅值、相位差及其極性,還可在示波器上顯示幅頻特性和相頻特性曲線。此外,可以方便地實現(xiàn)定點測量及特定頻率段測量,能夠很好地幫助理解頻率特性,且其可擴展性好,設計出來的產(chǎn)品體積小,易攜帶,適合教學等領域的應用。


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