FPGA時(shí)鐘設(shè)計(jì)

5 多時(shí)鐘系統(tǒng)
許多系統(tǒng)要求在同一個(gè)PLD內(nèi)采用多時(shí)鐘。最常見的例子是兩個(gè)異步微處理器之間的接口，或微處理器和異步通信通道的接口。由于兩個(gè)時(shí)鐘信號(hào)之間要求一定的建立和保持時(shí)間，所以，上述應(yīng)用引進(jìn)了附加的定時(shí)約束條件。它們也會(huì)要求將某些異步信號(hào)同步化。
圖7給出一個(gè)多時(shí)鐘系統(tǒng)的實(shí)例。CLK_A用以鐘控REG_A，CLK_B用于鐘控REG_B，由于REG_A驅(qū)動(dòng)著進(jìn)入REG_B的組合邏輯，故CLK_A的上升沿相對(duì)于CLK_B的上升沿有建立時(shí)間和保持時(shí)間的要求。由于REG_B不驅(qū)動(dòng)饋到REG_A的邏輯，CLK_B的上升沿相對(duì)于CLK_A沒有建立時(shí)間的要求。此外，由于時(shí)鐘的下降沿不影響觸發(fā)器的狀態(tài)，所以CLK_A和CLK_B的下降沿之間沒有時(shí)間上的要求。電路中有兩個(gè)獨(dú)立的時(shí)鐘，可是，在它們之間的建立時(shí)間和保持時(shí)間的要求是不能保證的。在這種情況下，必須將電路同步化。圖8給出REG_A的值(如何在使用前)同CLK_B同步化。新的觸發(fā)器REG_C由GLK_B觸控，保證REG_G的輸出符合REG_B的建立時(shí)間。然而，這個(gè)方法使輸出延時(shí)了一個(gè)時(shí)鐘周期。

在許多應(yīng)用中只將異步信號(hào)同步化還是不夠的，當(dāng)系統(tǒng)中有兩個(gè)或兩個(gè)以上非同源時(shí)鐘的時(shí)候，數(shù)據(jù)的建立和保持時(shí)間很難得到保證，將面臨復(fù)雜的時(shí)間問(wèn)題。最好的方法是將所有非同源時(shí)鐘同步化。使用PLD內(nèi)部的鎖項(xiàng)環(huán)(PLL或DLL)是一個(gè)效果很好的方法，但不是所有PLD都帶有PLL，DLL，而且?guī)в蠵LL功能的芯片大多價(jià)格昂貴，所以除非有特殊要求，一般場(chǎng)合可以不使用帶PLL的PLD。這時(shí)需要使用帶使能端的
D觸發(fā)器，并引入一個(gè)高頻時(shí)鐘。

6 結(jié)語(yǔ)
穩(wěn)定可靠的時(shí)鐘是系統(tǒng)穩(wěn)定可靠的重要條件，所以不能將任何可能含有毛刺的輸出作為時(shí)鐘信號(hào)，并且盡可能只使用一個(gè)全局時(shí)鐘，對(duì)多時(shí)鐘系統(tǒng)要注意同步異步信號(hào)和非同源時(shí)鐘。